JPH02183849A - アドレス対応表無効化処理方式 - Google Patents
アドレス対応表無効化処理方式Info
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- JPH02183849A JPH02183849A JP1004291A JP429189A JPH02183849A JP H02183849 A JPH02183849 A JP H02183849A JP 1004291 A JP1004291 A JP 1004291A JP 429189 A JP429189 A JP 429189A JP H02183849 A JPH02183849 A JP H02183849A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数の中央処理装置が共通にアクセスする主記憶装置と
、論理アドレスと実アドレスとの対応を格納する対応表
を有する情報処理システムに関し、対応表の無効化を早
く行うことを目的とし、前記主記憶装置の特定領域に、
各中央処理装置対応の動作状態表示フラグと、前記対応
表の無効化アドレス記憶領域とを設け、 他の中央処理装置の処理を停止させることなく前記対応
表を無効化する対応無効化命令と、他の中央処理装置に
対して休止を指示する中央処理装置間命令とを定義する
とともに、 各中央処理装置では、他の中央処理装置で使用可能性の
ない領域に関する対応表の内容を無効化する場合には、
前記対応無効化命令を実行し、他の中央処理装置でも使
用可能性のある領域に関する対応表の内容を無効化する
場合には、前記無効化アドレス記憶領域に無効化すべき
アドレスに関する情報を格納し、自中央処理装置を休止
させて前記対応するフラグを停止状態に表示するととも
に、前記中央処理装置間命令を他の所定の中央処理装置
に送出し、 かつ、当該命令を受けた他の処理装置では、自’Ｗｔ８
を休止させて対応するフラグを休止状態に表示するとと
もに、動作状態表示フラグが全て休止状態でなければ、
前記装置間命令を更に他の所定の中央処理装置に送出し
、動作状態表示フラグが全て休止状態となっていれば、
前記無効化アドレス記憶領域の内容に従って対応表を無
効化する。
、論理アドレスと実アドレスとの対応を格納する対応表
を有する情報処理システムに関し、対応表の無効化を早
く行うことを目的とし、前記主記憶装置の特定領域に、
各中央処理装置対応の動作状態表示フラグと、前記対応
表の無効化アドレス記憶領域とを設け、 他の中央処理装置の処理を停止させることなく前記対応
表を無効化する対応無効化命令と、他の中央処理装置に
対して休止を指示する中央処理装置間命令とを定義する
とともに、 各中央処理装置では、他の中央処理装置で使用可能性の
ない領域に関する対応表の内容を無効化する場合には、
前記対応無効化命令を実行し、他の中央処理装置でも使
用可能性のある領域に関する対応表の内容を無効化する
場合には、前記無効化アドレス記憶領域に無効化すべき
アドレスに関する情報を格納し、自中央処理装置を休止
させて前記対応するフラグを停止状態に表示するととも
に、前記中央処理装置間命令を他の所定の中央処理装置
に送出し、 かつ、当該命令を受けた他の処理装置では、自’Ｗｔ８
を休止させて対応するフラグを休止状態に表示するとと
もに、動作状態表示フラグが全て休止状態でなければ、
前記装置間命令を更に他の所定の中央処理装置に送出し
、動作状態表示フラグが全て休止状態となっていれば、
前記無効化アドレス記憶領域の内容に従って対応表を無
効化する。
本発明は、動的アドレス変換に用いる論理アドレスと実
アドレスの対応を格納しているアドレス対応表（ページ
・テーブルなど）のエントリの無効化方式に関する。
アドレスの対応を格納しているアドレス対応表（ページ
・テーブルなど）のエントリの無効化方式に関する。
複数の中央処理装置（以下、ＣＰＵと略す）が共通の主
記憶装置（以下、ＭＳＵと略す）を使用する情報処理シ
ステムでは、従来、あるＣＰＵが論理アドレスとＭＳＵ
上の実アドレスとの対応を格納しているページ・テーブ
ル（以下、ＰＴと略す）内の、ページ・テーブル・エン
トリ（以下、ＰＴＥと略す）を無効化する命令はｌ ｆ
ｌｉ類しかなく、その命令の実行の際には、他のＣＰＵ
が行っている処理を全て停止してから、前記ＰＴＥを無
効にしていた。これは、他のＣＰＵがそのＰ Ｔ ［！
。
記憶装置（以下、ＭＳＵと略す）を使用する情報処理シ
ステムでは、従来、あるＣＰＵが論理アドレスとＭＳＵ
上の実アドレスとの対応を格納しているページ・テーブ
ル（以下、ＰＴと略す）内の、ページ・テーブル・エン
トリ（以下、ＰＴＥと略す）を無効化する命令はｌ ｆ
ｌｉ類しかなく、その命令の実行の際には、他のＣＰＵ
が行っている処理を全て停止してから、前記ＰＴＥを無
効にしていた。これは、他のＣＰＵがそのＰ Ｔ ［！
。
に対応するアドレスのデータを使用している可能性があ
る為である。又、その時には全ＣＰＵについて、前記Ｐ
ＴＥに対応するトランスレーション・ルックアサイド・
バッファ（以下、ＴＬＢと略す）のエントリも無効化さ
れる。
る為である。又、その時には全ＣＰＵについて、前記Ｐ
ＴＥに対応するトランスレーション・ルックアサイド・
バッファ（以下、ＴＬＢと略す）のエントリも無効化さ
れる。
従って、前記ＣＰＵの処理を停止するのは命令の切れ目
、つまり、現命令の実行を終了し、次の命令を実行する
前の状態で停止する。
、つまり、現命令の実行を終了し、次の命令を実行する
前の状態で停止する。
第３図は従来のＰＴＥを無効化する為の装置のブロック
図、第４図はＰＴＥ無効化命令（以下、Ｉ ＰＴＥ命令
と略す）の処理フローチャートである。
図、第４図はＰＴＥ無効化命令（以下、Ｉ ＰＴＥ命令
と略す）の処理フローチャートである。
第３図中、３１はオペレーティング・システム（以下、
Ｏ３と略す）、３２は命令解析部、３３は指定データチ
ェンク部、３４は他ＣＰＵ停止要求制御部、３５はエン
トリ無効制御部、３６は１゛ＬＢ、３７はＭＳＩＪ、３
８は主記憶制御装置（以下、ＭＣＵと略す）、３９はＣ
ＰＵ間コミュニケーション部、３０１〜３０４はＣＰＵ
、３０７はｌ） Ｔである。ＣＰＵは何台付いても良い
が、ここでは、４台のｃ ｐ Ｕから構成されたシステ
ムとする。
Ｏ３と略す）、３２は命令解析部、３３は指定データチ
ェンク部、３４は他ＣＰＵ停止要求制御部、３５はエン
トリ無効制御部、３６は１゛ＬＢ、３７はＭＳＩＪ、３
８は主記憶制御装置（以下、ＭＣＵと略す）、３９はＣ
ＰＵ間コミュニケーション部、３０１〜３０４はＣＰＵ
、３０７はｌ） Ｔである。ＣＰＵは何台付いても良い
が、ここでは、４台のｃ ｐ Ｕから構成されたシステ
ムとする。
以下、図面に従って、従来の技術を説明する。
ＰＴＨの無効化を要する事象が生じると、０３３１から
Ｉ ＰＴＥ命令が命令解析部３２に発行される。
Ｉ ＰＴＥ命令が命令解析部３２に発行される。
前記命令解析部３２で［ＰＴＥ命令が解析されると、指
定データチエツク部３３で、前記命令に格納されている
無効化されるページのアドレスが正しいものかどうかチ
エツクされる（第４図フローチャート図４１参照）。こ
こでは、前記アドレスがページの先頭を指しているかど
うかチエツクされる。
定データチエツク部３３で、前記命令に格納されている
無効化されるページのアドレスが正しいものかどうかチ
エツクされる（第４図フローチャート図４１参照）。こ
こでは、前記アドレスがページの先頭を指しているかど
うかチエツクされる。
次いで、他ＣＰＵ停止要求制御部３４は、他のｃＰＵ３
０２〜３０４を停止させる為に、ＭＣＵ３８に設けられ
たＣＰＵ間コミュニケーション部を通じて、他のＣＰＵ
３０２，３０３，３０４に停止要求を出す（第４図フロ
ーチャート図４２参照）。
０２〜３０４を停止させる為に、ＭＣＵ３８に設けられ
たＣＰＵ間コミュニケーション部を通じて、他のＣＰＵ
３０２，３０３，３０４に停止要求を出す（第４図フロ
ーチャート図４２参照）。
その後、ＣＰＵ３０２，３０３，３０４から停止の通知
あったかどうか確認される（第４図フローチャート図４
２参照）。この時、前記各ＣＰＵは、現命令を終了し、
次の命令を実行する前で停止する。
あったかどうか確認される（第４図フローチャート図４
２参照）。この時、前記各ＣＰＵは、現命令を終了し、
次の命令を実行する前で停止する。
全てのＣＰＵが停止した後、エントリ無効制御部３５は
Ｐｒ２Ｏ３内のＩ ＰＴＥ命令で指定されたＰＴＥを無
効化する。更に、各ＣＰＵ３０１〜３０４では、前記各
ＣＰＵが無効化したＰＴＥに対応するＴＬＢ内のエント
リも無効化される。
Ｐｒ２Ｏ３内のＩ ＰＴＥ命令で指定されたＰＴＥを無
効化する。更に、各ＣＰＵ３０１〜３０４では、前記各
ＣＰＵが無効化したＰＴＥに対応するＴＬＢ内のエント
リも無効化される。
従来、複数のＣＰＵが共通のＭＳＵを使用する情報処理
システムに於いて、エントリを無効化する時は、必ず全
ＣＰＵを停止した後に、無効化処理をしていた。
システムに於いて、エントリを無効化する時は、必ず全
ＣＰＵを停止した後に、無効化処理をしていた。
これは、指定したＰＴＥに対応するアドレスのデータを
、他のＣＰＵが使用している可能性があるからで、その
ＣＰＵでの命令実行中にＰＴＥが無効化されてしまうと
、その実行中命令は異常終了となって処理が中断されて
しまう場合があるためである。
、他のＣＰＵが使用している可能性があるからで、その
ＣＰＵでの命令実行中にＰＴＥが無効化されてしまうと
、その実行中命令は異常終了となって処理が中断されて
しまう場合があるためである。
しかし、ＣＰＵが実行している命令によっては相当に長
時間を要する命令もあり、その命令が終了する迄、他の
ＣＰＵが待たされる事になる。更に、ＣＰＵの数が増え
ると、全ＣＰＵが停止するのに長時間を要する事になる
。
時間を要する命令もあり、その命令が終了する迄、他の
ＣＰＵが待たされる事になる。更に、ＣＰＵの数が増え
ると、全ＣＰＵが停止するのに長時間を要する事になる
。
近年、情報処理システムの処理実行の速度を向上するこ
とが強く求められており、そのため、ＰＴＨの無効化処
理を速（行う事は重要視されている。従って、本発明は
、−Ｅ記の問題点を悉く解決し、ＰＴエントリの無効化
処理の高速化する手段を提供するものである。
とが強く求められており、そのため、ＰＴＨの無効化処
理を速（行う事は重要視されている。従って、本発明は
、−Ｅ記の問題点を悉く解決し、ＰＴエントリの無効化
処理の高速化する手段を提供するものである。
主記憶装置の特定領域に、各中央処理装置対応の動作状
態表示フラグと、前記対応表の無効化アドレス記憶領域
とを設け、 前記中央処理装置で実行される命令として、他の中央処
理装置の処理を停止させることなく前記対応表に格納さ
れている前記対応の一部又は全てを無効化する対応無効
化命令と、他の中央処理装置に対して動作停止を指示す
る中央処理装置間命令とを定義するとともに、 各中央処理装置では、他の中央処理装置で使用可能性の
ない領域に関する対応表の内容を無効化する場合には、
前記対応無効化命令を実行し、他の中央処理装置でも使
用可能性のある領域に関する対応表の内容を無効化する
場合には、前記無効化アドレス記憶領域に無効化すべき
アドレスに関する情報を格納し、自中央処理装置を休止
させて前記対応する動作状態表示フラグを停止状態に表
示するとともに、前記中央処理装置間命令を他の所定の
中央処理装置に送出し、 かつ、当該中央処理装置間命令を受けた他の中央処理装
置では、自中央処理装置を休止させて前記対応する動作
状態表示フラグを休止状態に表示するとともに、動作状
態表示フラグが全て休止状態でなければ、前記中央処理
装置間命令を更に他の所定の中央処理装置に送出し、動
作状態表示フラグが全て休止状態となっていれば、前記
無効化アドレス記憶領域の内容に従って対応表を無効化
する。
態表示フラグと、前記対応表の無効化アドレス記憶領域
とを設け、 前記中央処理装置で実行される命令として、他の中央処
理装置の処理を停止させることなく前記対応表に格納さ
れている前記対応の一部又は全てを無効化する対応無効
化命令と、他の中央処理装置に対して動作停止を指示す
る中央処理装置間命令とを定義するとともに、 各中央処理装置では、他の中央処理装置で使用可能性の
ない領域に関する対応表の内容を無効化する場合には、
前記対応無効化命令を実行し、他の中央処理装置でも使
用可能性のある領域に関する対応表の内容を無効化する
場合には、前記無効化アドレス記憶領域に無効化すべき
アドレスに関する情報を格納し、自中央処理装置を休止
させて前記対応する動作状態表示フラグを停止状態に表
示するとともに、前記中央処理装置間命令を他の所定の
中央処理装置に送出し、 かつ、当該中央処理装置間命令を受けた他の中央処理装
置では、自中央処理装置を休止させて前記対応する動作
状態表示フラグを休止状態に表示するとともに、動作状
態表示フラグが全て休止状態でなければ、前記中央処理
装置間命令を更に他の所定の中央処理装置に送出し、動
作状態表示フラグが全て休止状態となっていれば、前記
無効化アドレス記憶領域の内容に従って対応表を無効化
する。
〔作用）
ページテーブル・エントリの無効化を要する事象にも幾
つか種類があり、その種類によっては当該無効化するペ
ージが他の中央処理装置で使用されている可能性が無い
場合もある。従って、他の中央処理装置で使用可能性の
ない場合には前記対応無効化命令により、他の中央処理
装置を休止させる事なく直ちに無効化を行い、 他の中央処理装置で使用可能性ある場合にのみ中央処理
装置間命令を使用して全中央処理装置を休止状態にして
から無効化を行うようにする。
つか種類があり、その種類によっては当該無効化するペ
ージが他の中央処理装置で使用されている可能性が無い
場合もある。従って、他の中央処理装置で使用可能性の
ない場合には前記対応無効化命令により、他の中央処理
装置を休止させる事なく直ちに無効化を行い、 他の中央処理装置で使用可能性ある場合にのみ中央処理
装置間命令を使用して全中央処理装置を休止状態にして
から無効化を行うようにする。
これにより、対応表無効化処理の平均的な実行時間は著
しく短縮される。
しく短縮される。
〔実施例］
第１図は、本発明の一実施例のブロツク図、第２図は実
施例の動作を説明するフローチャート、第５図は０３１
１の命令発行の説明図である。
施例の動作を説明するフローチャート、第５図は０３１
１の命令発行の説明図である。
第１図中、１１はＯ８，１２は命令解析部、１３は指定
データチエツク部、１４は他ＣＰＵ停止要求制御部、１
５はエントリ無効制御部、１６はＴＬＢ、１７はＭＳＵ
、１８はＭＣＵ、１９はＣＰＵ間コミュニケーション部
、１０１−１０３はＣＰＵ、１０７はＰＴ、１０Ｂは無
効化すべきＰＴのアドレスに関する情報を記憶する無効
化アドレス記憶領域、１７０は各ＣＰＵの動作状態を表
示するフラグで１７１〜１７３は夫々ｃｐｕｔｏｔ〜１
０３に対応するもの、１０９はＰＴＥ無効化を要するこ
とになった原因を識別するためのポインタ領域である。
データチエツク部、１４は他ＣＰＵ停止要求制御部、１
５はエントリ無効制御部、１６はＴＬＢ、１７はＭＳＵ
、１８はＭＣＵ、１９はＣＰＵ間コミュニケーション部
、１０１−１０３はＣＰＵ、１０７はＰＴ、１０Ｂは無
効化すべきＰＴのアドレスに関する情報を記憶する無効
化アドレス記憶領域、１７０は各ＣＰＵの動作状態を表
示するフラグで１７１〜１７３は夫々ｃｐｕｔｏｔ〜１
０３に対応するもの、１０９はＰＴＥ無効化を要するこ
とになった原因を識別するためのポインタ領域である。
−ａ的に、ＰＴＨの無効化を要する事象としては以下の
３通りがある。
３通りがある。
ｊ）ユーザが仮想領域を返却し、対応する実ページが不
要になる場合。これは、ジョブ／タスクが終了し、実メ
モリに割当てた領域を解放する場合である。
要になる場合。これは、ジョブ／タスクが終了し、実メ
モリに割当てた領域を解放する場合である。
１１）ジョブ全体を外部データセットに追い出す場合（
スワップ・アウトの場合）。これは、あるジョブが当分
実行される事の無い時に、前記ジョブで使用するメモリ
を外部データセントに格納しておく場合で、端末等の為
に割当てた実メモリが暫く使用されない時、ページ・デ
ータセット（１０−ＤＡＳＤ等）に記憶しておく場合で
ある。
スワップ・アウトの場合）。これは、あるジョブが当分
実行される事の無い時に、前記ジョブで使用するメモリ
を外部データセントに格納しておく場合で、端末等の為
に割当てた実メモリが暫く使用されない時、ページ・デ
ータセット（１０−ＤＡＳＤ等）に記憶しておく場合で
ある。
１１１）実ページが不足し、余り参照されない実ページ
を強制的にページアウトする場合である。これは、タス
クがメモリを参照しようとしたが、実メモリにそのペー
ジが無い状態の時（ページ・ボルト）に、強制的にある
ページを外部記憶装置に記憶し、他のデータを前記ペー
ジが位置した実メモリ上に持ってくる場合である。
を強制的にページアウトする場合である。これは、タス
クがメモリを参照しようとしたが、実メモリにそのペー
ジが無い状態の時（ページ・ボルト）に、強制的にある
ページを外部記憶装置に記憶し、他のデータを前記ペー
ジが位置した実メモリ上に持ってくる場合である。
上記の３つケースのうち、ｉ及び１１の場合には他のＣ
ＰＵが同一のページを利用している可能性は無い。何故
ならば、同一のジョブ／タスクを複数のＣＰＵで平行し
て処理することはないからである。
ＰＵが同一のページを利用している可能性は無い。何故
ならば、同一のジョブ／タスクを複数のＣＰＵで平行し
て処理することはないからである。
他のＣＰＬＩが使用しているページを無効化する可能性
があるのはｉｉの場合のみであり、この場合のみ他のＣ
ＰＵの処理を停止した後に無効化する必要がある。
があるのはｉｉの場合のみであり、この場合のみ他のＣ
ＰＵの処理を停止した後に無効化する必要がある。
本発明では、上記ＩＰＴＥ命令として他のＣＰＵを停止
処理することなく、直ちにＰＴＥの無効化を行う命令と
し、上記ｉ −ｉｉの場合にはこのＩＰＴＥ命令を使用
することとし、上記ｊｊの場合には従来より公知である
中央処理装置間命令、いわゆるＳ Ｉ Ｇ Ｐ （ＳＩ
Ｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）命令を利用して他のＣ
ＰＵを休止させてから無効化処理を行う様にする。
処理することなく、直ちにＰＴＥの無効化を行う命令と
し、上記ｉ −ｉｉの場合にはこのＩＰＴＥ命令を使用
することとし、上記ｊｊの場合には従来より公知である
中央処理装置間命令、いわゆるＳ Ｉ Ｇ Ｐ （ＳＩ
Ｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）命令を利用して他のＣ
ＰＵを休止させてから無効化処理を行う様にする。
第５図は０８１１の命令発行の説明図である。
上記１ｘｉｊの各事象の制御は０３ＩＩ自信が行うもの
であり、いずれの事象なのかは０３ＩＩ自信が当然に把
握可能である。以下、その把握方法の一例を示す。
であり、いずれの事象なのかは０３ＩＩ自信が当然に把
握可能である。以下、その把握方法の一例を示す。
０３ＩＩは常に、各タスクやジョブ等の状況を監視して
いる。そして、Ｏ８にはｉ検出ルーチン５１、ｉｉ検出
ルーチン５２．ｉｉｉ検出ルーチン５３を含んでおり、
上記ｉ、 ｉｉ、 ｉｉｉの各場合を検出する。前
記ｉ、 ｉｉ、 ｉｉｉの場合の何れかが検出され
たら、ＭＳＵ１７ （第１図参照）の、ポインタ１０８
に、書き込みを行う。ｉ又は１１が検出された場合は、
前記ポインタ１０９に“０″を書き込むもの（５４，５
５）とする。また、１ｉが検出された場合は、“１”を
書き込むもの（５６）とする。その後、各ルーチンはＩ
ＰＴＥ処理ルーチン５７を起動する。前記Ｉ ＰＴＥ
処理ルーチン５７では、ＭＳＵ１７内のポインタ１０９
を読み取り（５８）、前記内容が“Ｏ”の時には前記Ｉ
ＰＴＥ命令を発行（６０）Ｌ、“１”の時には５ＩＧ
Ｐ処理ルーチンを起動する（６１）。
いる。そして、Ｏ８にはｉ検出ルーチン５１、ｉｉ検出
ルーチン５２．ｉｉｉ検出ルーチン５３を含んでおり、
上記ｉ、 ｉｉ、 ｉｉｉの各場合を検出する。前
記ｉ、 ｉｉ、 ｉｉｉの場合の何れかが検出され
たら、ＭＳＵ１７ （第１図参照）の、ポインタ１０８
に、書き込みを行う。ｉ又は１１が検出された場合は、
前記ポインタ１０９に“０″を書き込むもの（５４，５
５）とする。また、１ｉが検出された場合は、“１”を
書き込むもの（５６）とする。その後、各ルーチンはＩ
ＰＴＥ処理ルーチン５７を起動する。前記Ｉ ＰＴＥ
処理ルーチン５７では、ＭＳＵ１７内のポインタ１０９
を読み取り（５８）、前記内容が“Ｏ”の時には前記Ｉ
ＰＴＥ命令を発行（６０）Ｌ、“１”の時には５ＩＧ
Ｐ処理ルーチンを起動する（６１）。
以下、第１図及び第２図を参照する。
前記Ｉ ＰＴＥ命令または５ＩＧＰ命令は、先ずＣＰＵ
ｌ０Ｉ内の命令解析部１２に入力される。
ｌ０Ｉ内の命令解析部１２に入力される。
前記命令解析部１２で、Ｉ ＰＴＥ命令である事を検出
すると、指定データチエツク部１３にて命令に格納され
ている無効化されるアドレスが正しいものかどうかチエ
ツクされる（第２図（Ｃ）フローチャート２１１）。こ
こでは、前記アドレスがページの先頭を指しているか否
かチエツクされる。
すると、指定データチエツク部１３にて命令に格納され
ている無効化されるアドレスが正しいものかどうかチエ
ツクされる（第２図（Ｃ）フローチャート２１１）。こ
こでは、前記アドレスがページの先頭を指しているか否
かチエツクされる。
その後、エントリ無効制御部１５は、ＭＣＵＩ８を介し
て、ＭＳＵ１７内のページテーブル１０７の前記Ｉ Ｐ
ＴＥ命令で指定されたＰＴＥを無効化する。また、エン
トリ無効制御部１５は、ＣＰＵ間コミュニケーション部
１９を通じて、各ＣＰＵにＴＬＢエントリ無効の要求を
出す。更に各ＣＰＵＩ Ｏ１〜１０３では、各ＣＰＵの
ＴＬＢ内の前記Ｐ Ｔ、 Ｅに対応するエントリを無効
化する（第２図（Ｃ）フローチャー）２１２）。
て、ＭＳＵ１７内のページテーブル１０７の前記Ｉ Ｐ
ＴＥ命令で指定されたＰＴＥを無効化する。また、エン
トリ無効制御部１５は、ＣＰＵ間コミュニケーション部
１９を通じて、各ＣＰＵにＴＬＢエントリ無効の要求を
出す。更に各ＣＰＵＩ Ｏ１〜１０３では、各ＣＰＵの
ＴＬＢ内の前記Ｐ Ｔ、 Ｅに対応するエントリを無効
化する（第２図（Ｃ）フローチャー）２１２）。
第２図（ａ）は５ＩＧＰ処理ルーチンのフローチャート
であり、まずＭＳＵ１７中のフラグ１７０を調べ（２１
）、オール“°０”°でなければ、他のＣＰＵが既に無
効化の処理を開始している可能性があるため、オール°
“０°°になるまで待つ。もしオール“Ｏ＋＋であれば
自ＣＰＵに対応するフラグに“ｌ”を書き込み（２２）
、無効化アドレス領域１０８に無効化すべきＰＴＥに関
する情報を格納しく２３）、他の所定のＣＰＵに対して
前記５ＩＧＰ命令を、ＣＰＵ間コミュニケーション部１
９を介して送出する（２４）。尚、どのＣＰＵがどのＣ
ＰＵに送出するかは、予め所定の関係に決められている
ものとする。その後、当該ＣＰＵはフラグ１７０がオー
ル“°０゛°になるまで待ち（２５）、オール“０゛°
になったらＰＴＥ無効化処理は終了したものとみなして
、次の処理に進む。
であり、まずＭＳＵ１７中のフラグ１７０を調べ（２１
）、オール“°０”°でなければ、他のＣＰＵが既に無
効化の処理を開始している可能性があるため、オール°
“０°°になるまで待つ。もしオール“Ｏ＋＋であれば
自ＣＰＵに対応するフラグに“ｌ”を書き込み（２２）
、無効化アドレス領域１０８に無効化すべきＰＴＥに関
する情報を格納しく２３）、他の所定のＣＰＵに対して
前記５ＩＧＰ命令を、ＣＰＵ間コミュニケーション部１
９を介して送出する（２４）。尚、どのＣＰＵがどのＣ
ＰＵに送出するかは、予め所定の関係に決められている
ものとする。その後、当該ＣＰＵはフラグ１７０がオー
ル“°０゛°になるまで待ち（２５）、オール“０゛°
になったらＰＴＥ無効化処理は終了したものとみなして
、次の処理に進む。
第２図（ｂ）は、５ＩＧＰ命令を受けた側のＣＰＵでの
処理フローチャートである。５ＩＧＰ命令とはあるＣＰ
Ｕが他のＣＰＵに対して、リセット、ＩＰＬ、停止、な
どの処理を指示するための命令の総称であり、本発明で
はこの５ＩＧＰ命令の一種として、第２図（ｂ）の如き
機能を持つ命令を定義する。即ち、５ＩＧＰ命令を受け
たＣＰＵでは、まず外部割込みを生じる（２０１）。本
発明での５ＩＧＰ命令の場合には、上記フラグ１７０の
自ＣＰＵ対応ビットに°“１”°を書き込み（２０２）
、次いで該フラグ１７０が、オール°“１ ”か否か調
べ（２０３）、オール“ｌ １１であれば上記無効化ア
ドレス領域１０８の内容に従ってＰＴＥを無効化しく２
０４Ｌその後前記フラグ！７０を全て“０″゛にクリア
する（２０５）。もしも、オール°゛ｌ゛″でなければ
他の所定のＣＰＵに対して前記と同様に５ＩＧＰ命令を
送出しく２０６）、フラグ１７０がオール゛０゛°にな
るまで待つ。
処理フローチャートである。５ＩＧＰ命令とはあるＣＰ
Ｕが他のＣＰＵに対して、リセット、ＩＰＬ、停止、な
どの処理を指示するための命令の総称であり、本発明で
はこの５ＩＧＰ命令の一種として、第２図（ｂ）の如き
機能を持つ命令を定義する。即ち、５ＩＧＰ命令を受け
たＣＰＵでは、まず外部割込みを生じる（２０１）。本
発明での５ＩＧＰ命令の場合には、上記フラグ１７０の
自ＣＰＵ対応ビットに°“１”°を書き込み（２０２）
、次いで該フラグ１７０が、オール°“１ ”か否か調
べ（２０３）、オール“ｌ １１であれば上記無効化ア
ドレス領域１０８の内容に従ってＰＴＥを無効化しく２
０４Ｌその後前記フラグ！７０を全て“０″゛にクリア
する（２０５）。もしも、オール°゛ｌ゛″でなければ
他の所定のＣＰＵに対して前記と同様に５ＩＧＰ命令を
送出しく２０６）、フラグ１７０がオール゛０゛°にな
るまで待つ。
尚、このようにフラグ１７０がオール“０″゛になるま
で待っている状態を、休止状態と称する。
で待っている状態を、休止状態と称する。
以上から判る通り、本発明では上記ｊ１１の場合には、
ＰＴＥ無効化を必要としたＣＰＵ自身は、５ＩＧＰ命令
によって他のＣＰＵを休止させるのみで無効化の処理は
せず、最後に５ＩＧＰ命令を受けたＣＰＵが無効化処理
を実行する。これは、当該無効化を必要としたＣＰＵ自
身が、他のＣＰＵが全て休止ないしは停止した事を確認
して、無効化処理をする場合に比べて、ＣＰＵ間での遺
り取り（これには相当の時間を要する）が少なくて済み
、無効化処理の時間短縮になる利点がある。
ＰＴＥ無効化を必要としたＣＰＵ自身は、５ＩＧＰ命令
によって他のＣＰＵを休止させるのみで無効化の処理は
せず、最後に５ＩＧＰ命令を受けたＣＰＵが無効化処理
を実行する。これは、当該無効化を必要としたＣＰＵ自
身が、他のＣＰＵが全て休止ないしは停止した事を確認
して、無効化処理をする場合に比べて、ＣＰＵ間での遺
り取り（これには相当の時間を要する）が少なくて済み
、無効化処理の時間短縮になる利点がある。
上記実施例では、ページテーブル・エントリの無効化を
例に説明したが、セグメントテーブルの無効化にも適用
できることは当然である。又特にＯ３における上記１〜
ｊ：の各場合の判定の仕方は他にも多くの方法が考えら
れ、本発明は上記の判定方法に限定されるものではない
。
例に説明したが、セグメントテーブルの無効化にも適用
できることは当然である。又特にＯ３における上記１〜
ｊ：の各場合の判定の仕方は他にも多くの方法が考えら
れ、本発明は上記の判定方法に限定されるものではない
。
本発明によれば、対応表の対応無効化命令を実行する際
に、必要な場合のみ他のＣＰＵの処理を停＋トするので
、対応無効化命令の実行時間そのものが短縮されるとと
もに、他のＣＰＵが１トめられる場合が減少するので、
システム全体の処理効率が著しく向上する。
に、必要な場合のみ他のＣＰＵの処理を停＋トするので
、対応無効化命令の実行時間そのものが短縮されるとと
もに、他のＣＰＵが１トめられる場合が減少するので、
システム全体の処理効率が著しく向上する。
第１図は本発明の一実施例のブロック図、第２図は実施
例の処理フローチャート、第３図は従来のＰＴＨの無効
化する為の装置のブロック図、第４図は従来のＩＰＴＥ
命令のフローチャート、第５図は０８１１の命令発行の
説明図である。 ｌ ・ ・ ・Ｏ３ ２・・・命令解析部 ３・・・指定データチエツク部 ４・・・他ＣＰＵ停止要求制御部 ５・・・エントリ無効制御部 ６・・・ＴＬＢ ７・・・ＭＳＵ ８・・・ＭＣＵ ９・・・ＣＰＵ間コミュニケーション部Ｏ１〜１０３・
・・ＣＰＵ Ｏ７・・ページテーブル ０８・・無効化アドレス領域 ０９・・ポインタ ７０・・動作状態表示フラグ （ａ） 天貸和１めフローチャート ＊ｚ１２］ 天万計イ列めプロ・ツク図 ｚｐｒｒＱ令 （Ｃ） 実施例カフローチャート 第２ 図
例の処理フローチャート、第３図は従来のＰＴＨの無効
化する為の装置のブロック図、第４図は従来のＩＰＴＥ
命令のフローチャート、第５図は０８１１の命令発行の
説明図である。 ｌ ・ ・ ・Ｏ３ ２・・・命令解析部 ３・・・指定データチエツク部 ４・・・他ＣＰＵ停止要求制御部 ５・・・エントリ無効制御部 ６・・・ＴＬＢ ７・・・ＭＳＵ ８・・・ＭＣＵ ９・・・ＣＰＵ間コミュニケーション部Ｏ１〜１０３・
・・ＣＰＵ Ｏ７・・ページテーブル ０８・・無効化アドレス領域 ０９・・ポインタ ７０・・動作状態表示フラグ （ａ） 天貸和１めフローチャート ＊ｚ１２］ 天万計イ列めプロ・ツク図 ｚｐｒｒＱ令 （Ｃ） 実施例カフローチャート 第２ 図
Claims (1)
- 【特許請求の範囲】 複数の中央処理装置（１０１〜１０４）と、前記各中央
処理装置が共通にアクセスする主記憶装置（１７）と、 仮想空間に対応する論理アドレスと前記主記憶装置上の
実アドレスとの対応を格納する対応表（１０７）を有し
、 前記中央処理装置が主記憶装置にアクセスする際に、前
記対応表を索引して論理アドレスを実アドレスに変換す
る情報処理システムにおいて、前記主記憶装置の特定領
域に、各中央処理装置対応の動作状態表示フラグ（１７
０）と、前記対応表の無効化アドレス記憶領域（１０８
）とを設け、 前記中央処理装置で実行される命令として、他の中央処
理装置の処理を停止させることなく前記対応表に格納さ
れている前記対応の一部又は全てを無効化する対応無効
化命令と、他の中央処理装置に対して動作休止を指示す
る中央処理装置間命令とを定義するとともに、 各中央処理装置では、他の中央処理装置で使用可能性の
ない領域に関する対応表の内容を無効化する場合には、
前記対応無効化命令を実行し、他の中央処理装置でも使
用可能性のある領域に関する対応表の内容を無効化する
場合には、前記無効化アドレス記憶領域に無効化すべき
アドレスに関する情報を格納し、自中央処理装置を休止
させて前記対応する動作状態表示フラグを停止状態に表
示するとともに、前記中央処理装置間命令を他の所定の
中央処理装置に送出し、 かつ、当該中央処理装置間命令を受けた他の中央処理装
置では、自中央処理装置を休止させて前記対応する動作
状態表示フラグを休止状態に表示するとともに、動作状
態表示フラグが全て休止状態でなければ、前記中央処理
装置間命令を更に他の所定の中央処理装置に送出し、動
作状態表示フラグが全て休止状態となっていれば、前記
無効化アドレス記憶領域の内容に従って対応表を無効化
することを特徴とするアドレス対応表無効化処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004291A JPH02183849A (ja) | 1989-01-11 | 1989-01-11 | アドレス対応表無効化処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004291A JPH02183849A (ja) | 1989-01-11 | 1989-01-11 | アドレス対応表無効化処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183849A true JPH02183849A (ja) | 1990-07-18 |
Family
ID=11580414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004291A Pending JPH02183849A (ja) | 1989-01-11 | 1989-01-11 | アドレス対応表無効化処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02183849A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037672A (ja) * | 2011-07-26 | 2017-02-16 | インテル・コーポレーション | 共有仮想メモリをサポートする異種コンピュータシステムにおけるｔｌｂシュートダウンの方法および装置 |
-
1989
- 1989-01-11 JP JP1004291A patent/JPH02183849A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017037672A (ja) * | 2011-07-26 | 2017-02-16 | インテル・コーポレーション | 共有仮想メモリをサポートする異種コンピュータシステムにおけるｔｌｂシュートダウンの方法および装置 |
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