JPH02184775A - マイクロコンピュータ制御による抵抗異常位置検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業の利用分野］ 本発明は電子式試験回路に係わり、更に詳細にはケーブ
ル内部の二本の導体間の抵抗異常位置検出のために零位
ブリッジ接続で使用される、マイクロコンビ１−夕制御
による電流分割回路を有する抵抗異常位置検出回路に関
する。

［従来の技術］ 多数の絶１１導体を有するケーブルは、例えば、電話回
線網のように今日広範な分野で使用されている。しばし
ばこのようなケーブルは地下に埋設されているか、また
は地、Ｆの柱や塔の間に吊り下げられている。これらの
ケーブル内の二本またはそれ以上の導体間に異常が発生
すると、ケーブル自体の取り替えまたは異常発生箇所の
修復の必要が生じる。このような異常の典型的なものと
して、二本または複数本の導体間の短絡や導体間の部分
的絶縁低下およびケーブル内に浸入した水や湿気による
接触部分の抵抗値の増加があげられる。異常の修復を容
易にするために正確な異常発生箇所を知ることが望まし
い。このこと番よ地下埋設ケーブルの場合は特に重要で
あって、地下埋設方式では一般的に異常箇所に近づく為
には穴を掘らなければならないからである。

一般に点検端子は地下埋設ケーブルや空中ケーブルに沿
って空回的に離れて配置されている台座や塔に設置され
ている。従来は、ケーブルの導体間に発生した異常位置
を上記の点検端子のひとつに於てケーブルを計ＢＩｌｌ
することにより決定しようという試みがなされている。

従来技術に於て広く使用されている技法は、例えばバー
レープリッジのようなブリッジ回路を用いて点検端子と
異常箇所との間の抵抗値を測定するものである。測定さ
れた抵抗値から架線工夫や修理工は導体長を計算する。

この方法はいくつかの欠点を有する。例えば、この方法
は架線工夫や修理工が計算をする必要があるので時間の
浪費とともに人因の誤りを引き起こす。ケーブル終端部
では分解能が低下するので、このような領域での正確な
異常位置決めが困難となる。感度は比較的低く、ブリッ
ジ法では高抵抗異常によっては位置決め出来ないものも
ある。またブリッジは通常数百から数千マイクロアンペ
アのオーダの？ｌ流を異常導体に流まため、この程度の
電流はしばしば乾燥を促進させたり・−時的に異常を修
復してしまうのでその位置決めや修理の妨げとなる。

Ｈ，ハミルトンに付与された米国特許明Ｓ書第３．８０
０．２１６号には試験回路が発表されていて、ここでは
従来技術のバーレープリッジに係わる欠点のいくつかが
解消されているが彼の試験回路は非常に低いレベルの電
流を使用し、また長さ単位の目盛り付きダイアルの付い
た調整可能な一１ｌ１１ｉＩｉを使用しているので操作
員を複雑な計算から解放している。しかしながら、この
ような試験回路を使用する場合でも複数の調整抵抗の選
択や多数のポテンショメータ設定の必要がある。このよ
うな操作員Ｉａ能は操作員が誤りを犯す機会を増加させ
また時間のロスをも生じる。

［発明の目的と要約１ ここに示す発明の実施例である抵抗異常位置検出回路は
、従来技術による抵抗異常位置検出回路が有していた多
くの不具合をプログラム内臓マイクロコンピュータを具
備したディジタルレ制御電流分割回路を使用することに
依って回避し、扱い易くまた高精度で動作する回路を提
供する。

ここに示す発明の実施例である抵抗異常位置検出回路は
、位置検出回路と遠隔点のｍｌにあってそれらの内の２
本の間で異常が存在することが判っている複数の導体に
適合する。位置検出回路は回路から異常箇所までの距離
を求めるように動作する。位置検出回路は、第１、第２
および第３端子とディジタル入力とを備えた電流分割回
路を有する。ディジタル入力への入力信号は第１端子部
に於【プるｆ！流の第１および第２端子部での電流合計
値に対する比率を決定する。誤差増幅器も含まれていて
これはアナログ信号を出力しその出力信号は、第１およ
び第２端子を流れる電流強度の関数として入力端子に供
給されるアナログ信号の極性と強度とに依存する。誤差
増幅器の出りはアナログ−ディジタル変換回路に接続さ
れており前記誤差増幅器の出力を表わすディジタル信号
を供給する。プログラム内臓マイクロコンピュータはア
ナログ／ディジタル変換回路の出力に接続され電流分割
回路のディジタル入力端子に供給されるディジタル入力
信号を変化させて誤差増幅器の入りに供給されるアナロ
グ信号が最少レベルとなるように動作する。

位置検出回路は抵抗値が既知の抵抗器を有する。

スイッチ装置が含まれていて、これは位置検出回路動作
の第１および第２モードを構築するように動作する。第
１モードは位置検出回路と１本の導体の遠隔側端部との
間にあり異常を有する２本の導体の一方の長さの測定を
行い、第２モードは１本の異常導体の位置検出回路側の
端から異常位置までの抵抗値の１本の異常導体全長の抵
抗値に対する比率を求める。プログラム内臓マイクロコ
ンピュータは動作の第１および第２モードの結果を掛け
合わせて位置検出回路から異常箇所までの距離を求める
ように動作する。第１１１１作モードを構築するスイッ
チ装置の接続は第１端子に於ける電流を１本の異常導体
に流し、第２端子に於υる電流を既知の抵抗値を有しそ
の一方の端が１本の異常導体の端である位置検出回路の
端に接続された位置検出回路抵抗器に流し、誤差増幅器
の入力を前記抵抗器のもう一方の端と１本の導体の遠隔
側端部との間の信号を受信するようになされる。スイッ
チ装置はまた第２動作モードを構築するようにも接続さ
れ、この場合第１端子に於ける電流を１本の導体の異常
箇所と１本の導体の遠隔側端部との間に流し、第２端子
に於ける電流を１本の導体の異常箇所と１本の導体の端
にある位置検出回路との間に流し、誤差増幅器が１本の
導体の両端の１への信号を入力するように１！続される
。

位置検出回路のスイッチ装置は第３および第４動作モー
ドも構築しこれは正常な導体を１本のみ必要とする位置
検出回路に適用される。第３モードは位置検出回路と１
本の導体の遠隔側端部との間にある２本の導体の一方の
長さの測定を行い、第４モードは１本の異常導体の位置
検出回路側の端から異常位置までの抵抗値の１本の異常
導体の抵抗値と第３（正常）導体の抵抗値との和に対す
る比率を求める。プログラム内臓マイクロコンピュータ
は動作の第３および第４モードの結果を掛け合わせて位
置検出回路から異常箇所までの距離を求めるように動作
する。第３動作モードを構築するスイッチ装置の接続は
第１端子に於ける電流を１本の導体と第３（正常）１１
体に直列に流し、第２端子に於ける１ｔｔｌをその−・
方の端が１本の異常導体の端部である位置検出回路の端
に接続された位置検出回路抵抗器に流し、誤差増幅器の
入力を前記抵抗器のもう一方の端と第３（正常）導体の
端にある位置検出回路との闇の信号を受信するようにな
される。スイッチ装置はまた第４動作モードを構築する
ようにも接続され、この場合第１端子に於ける電流を１
本の導体の異常導体を有する直列回路を経由し１本の尋
体の異常箇所からその遠隔側端部と第３（正常）導体に
流し、１本の異常導体の第２端子に於ける電流をその異
常箇所から導体の端にある位置検出回路との簡に流す。

誤差増幅器の入力はこれらのモードのｌａｌ　１本の異
常導体の端の位置検出回路と第３（正常）導体の端の位
置検出回路の間の信号を入力するように接続される。

位置検出回路の電流分割Ｕ路は乗算形ディジタル／アナ
ログ変換器（ＤＡＣ）と第１端子を有するＤＡＣを備え
た制ｍｔ回路部及び前記電流分割回路の第２および第３
端子とのディジタル入力とで禍成されている。ＤＡＣの
第１端子に於ける電流およびＩｔ電流分割回路第２端子
に於ける′Ｒ流は、それらの端子が同一電位にある限り
ディジタル入力で規定される電流比で定まる。

電流分割回路の制御回路部はＤＡＣの第１端子と電流分
割回路の第２端子を同一電位に保つ。制御回路部は２入
力端子および１出方端子を備えた演算増幅器を有する。

入力端子のひとつはＤＡＣの第１端子に接続され２入力
端子のもう一方は電流分割回路の第２端子に接続されて
いる。負フィードバック半導体線形回路（ＮＦＳＬＣ）
もまた含まれていてこれは演算増幅器の出力端子とＤＡ
Ｃの第１端子との間に接続されている。ＮＦＳＬＣは回
路部分を有しこれはＤＡＣの第１端子と電流分割回路の
第１端子との間の電流を制御する制御ＩＪ１！半導体線
形素子（ＣＳＬＤ）で構成されている。ＣＳＬＤは演算
増幅器の出力端子に接続されたｖ１＠電極を有する。

ＮＦＳＬＣの回路部はまた定電圧基準電源（Ｃｆ＜　Ｖ
　Ｓ　）を有しており電流分割回路の第１端子に於ける
電流が、ケーブル導体に印可される運用電圧やＣＳＬＤ
または回路配置１°の電圧降下とは独立（流れ得るよう
な電圧極性および強度を提供する。

［実施例１ ここに提案されている発明の上記の特徴およびその他の
特徴は、本技術分野に精通の技術者にとつて添付図を参
照した以下の記述によりさらに明らかなものとなろう。

添付の第１図に於て点線で囲まれた領域１０は２つの点
検端子の間にある４本の導体を模式的に示しており、こ
こで抵抗値異常はこれらの導体の内の２本の間に存在し
ていて残りの２本は異常箇所までの距離（Ｄ、Ｔ、Ｆ）
を決定するために使用できるものと仮定している。４本
の導体はその一方の端で本発明の実施例である抵抗異常
位置検出回路に接続されている。第１の導体は端子１７
と１８との簡に延びていて２つの抵抗器３および４で示
されている。第２の導体は同様に抵抗Ｖ！Ａｉおよび２
で示され端子１９および２０の闇に延びている。抵抗器
７で示されるひとつの抵抗異常が第１および第２導体の
間に存在している。抵抗器７は抵抗器１および２のコモ
ン点と抵抗器３および４のコモン点との間に接続されて
いる。第３の抵抗は端子２１と２２との間に、また第４
の抵抗は端子２３と２４との間に延びていてともに４本
の導体中で「良好」な異常の無い導体である。抵抗器５
および６はそれぞれ第３および第４導体の抵抗を示す。

測定回路の使用にあたっては、短絡線２５を第２および
第３導体の測定器とは反対側の端２０および２２の間に
接続し、４本の導体全てを使用する場合には第２の短絡
線２６を第２および第４導体の測定器とは反対側の端２
０および２４の間に接続する必要がある。第２の短絡線
２６は第４導体を使用しない場合または使用できない場
合は不用である。

第１図の抵抗異常位置検出回路部分に於て、本回路は６
つの継電器１１から１６、ひとつの調整済み抵抗器８、
電流制限抵抗器２８、直流型ｍ２７、制御器１１５を有
する電流分割回路部２９、それにディジタル／アナログ
変換器（ＤＡＣ）１１０とで構成されている。さらに測
定回路部は回路部３３で構成されこれは、接地電位５２
と継電器１１から１５の接点位置で定められる監視点間
の電圧の穫性および強度を監視するための増幅器を有す
る。回路部３３の残りの部分は増幅器９の出力とＤＡＣ
ｌｌｏのディジタル入力１１４との間に接続されていて
、増幅器９出力が最少となるまで電流分割回路部２９か
ら供給される電流分割比を変更する動きをする。この部
分は増幅器９の出力に接続されたアナログ／ディジタル
（Ａ　　Ｔｏ　　Ｄ）変換器３４と、制御プログラム内
臓読み取り専用記憶装置（ＲＯＭ）と随時読み取り書き
込み０■能記憶装＠（ＲＡＭ）とを有するマイクロコン
ピュータ３７と、キーボードとディジタルインタフェー
ス３８とで構成されておりこれらは互いに制御データバ
ス４１で相Ｕ接続されている。回路部３３はまたマイク
ロコンピュータ３７、表示５Ａ置３９およびディジタル
信号量（Ａ論理回路４０とのための出力データバス４２
をし含む。出力データバス４２はマイクロコンピュータ
３７、表示装＠３９およびディジタル信号受信論理回路
４０との間に接続されている。ディジタル信号受信論理
回路４０の出力はＤＡＣｌｌｏのディジタル入力１１４
に接続されている。

継電器１１から１６は各々ひとつの可動接点を有し、そ
れはひとつまたは２つの他の固定接点と接触する。第１
図に示すように可動接点が下側の固定接点と接触してい
る時を継電器はセット状態にあると考え、上側固定接点
と接触している時をリセット状態であるとする。継電器
１１から１６に使用される継電器の種類は好適にロック
またはラッチ型＠！電器であり、これは各々の継電器の
固定接点をセットまたはリセット位置に置くために必要
な電力が最少なものである。ラッチ型継電器を使用する
と、可動接点の位置は最後に供給されたパルスに従って
決まる。例えば継電器が受信した最終パルスがリセット
パルスであった場合は、固定接点はリセット（上側）位
置に居て次に継電器が固定接点をリセット（下側）位置
に切り替えるセットパルスを受信するまでその状態を保
持する。

第１図に於て、継電器１１の可動接点は抵抗器２８の一
方の端に接続されており、この抵抗器のもう−・方の端
は直流電源２７の正極に接続されている。継電器１１の
セット位置に対応する下側固定接点は端子１７に接続さ
れている。下側固定接点はどことも接続されていない。

継電器１２も同様な接続であるが、その下側固定接点は
端子１９に接続されている。継電器１３の上側またはリ
セット固定接点は調整済み抵抗器８の一方の端に接続さ
れており、調整済み抵抗１１１１Ｂのもう一方の端は抵
抗器２８の一端と継電器１２の可動接点とに接続されて
いる。継電器１３の可動接点は接地電位５２に接続され
ている。継′１１！器１３の下側またはセット固定接点
は端子１９に接続されている。

継電器１４の下側またはセット固定接点は端子２１に接
続されていて、その可動接点は継電器１５の下側または
セット固定接点および制＠湿１１５に１１６で接続され
ている。継電器１４の上側固定接点はどことも接続され
ていない。継電♂１５の上側またはリセット固定接点は
端子２３に接続されていて、その可動接点は増幅器９の
非反転入力端子に接続されている。継電器１６の可動接
点は直流電源２７の負極に接続されている。その下側ま
たはセット固定接点はＤＡＣｌｌｏの端子１１３に接続
されているがその上側固定接点はとこにも接続されてい
ない。

？！ｉ流分割回路部２９に於て、ｌ１ＩＪ陣器１１５は
ＤＡＣｌｌｏの端子１１１に接続されている。ｉｌｌ　
ｍ器１１５はまた接地電位５２とＤＡＣｌｌｏの端子１
１２とに接続されている。

それぞれの継電器１１から１６はマイクロコンピュータ
３７の制御下で動作するスイッチ装置として働き、測定
回路の四つの異なる動作モードを構築できる。ひとつの
モードは短絡線までの距離（Ｄ、Ｔ、５）（４導体）モ
ードとそれで使用される、異常箇所までの距離（Ｄ、Ｔ
、Ｆ）を求める百分率異常位置検出モード（４導体）で
ある。

もうひとつのモードは短絡線までの距離（Ｄ、Ｔ。

５）（３導体）モードと３１！体が使１′１１された際
にり、Ｔ、Ｆを求めるために必要な第四番目のモードで
ある百分率異常位置検出モード（３導体）である。

知ｍａまでの距離（４導体）モードは第１１１体（抵抗
器１および２）の抵抗値を決定し、この値に試験してい
る導体の温度とその導体抵抗の温度係数とに依存する温
度変換係数（Ｋｔ）と、導体の線径とより線係数とに依
存するゲージ係数（ＩＩＪ）とを乗じて短絡線までの距
ＩＩＩ（Ｄ、Ｔ。

Ｓ）を求める。次に百分率異常位置検出モード（４導体
）が適用されここで抵抗′ａ１の抵抗ｆｉ１および２ど
の合計に対する比率が決定される。この比率が判れば異
常箇所までの距離（Ｄ、Ｔ、Ｆ）はその比率を予め決定
されている短絡線までの距離（Ｄ、Ｔ、Ｓ）に乗じるこ
とにより求められる。

短絡線までの距１１　（Ｄ、Ｔ、５）（３１１体）モー
ドは第１導体（抵抗器１および２）の抵抗値を求める際
に、良好な四本の導体を利用出来ないときに使用される
。この場合、第３導体（抵抗ｆｉ５）の抵抗値が異常を
生じている第１１１体（抵抗器１および２）とほぼ等し
いと仮定することが必要である。次にＲとＲ２を加えて
求められた抵抗値に（ＫＯ）および（Ｋｔ）が乗ぜられ
て抵抗値が距離すなわち短絡線までの距離（Ｄ、Ｔ、Ｓ
）に変換される。異常位置までの距離を求めるために３
導体モードを使用する場合は、抵抗器１の抵抗器１．２
および５の合計値に対する比率を求めるために第４モー
ドまたは百分率異常位置検出モードを使用する必要があ
る。この比率を二度３導体モードで求めた短絡線までの
距離（Ｄ、Ｔ、Ｓ）に乗じると異常箇所までの距１１１
ｉ　（Ｄ、　Ｔ、　Ｆ）が算出される。

第１図に示す異常位置検出回路では継電器１１から１６
は短絡線までの距離（Ｄ、Ｔ、５）（４導体）モードを
構成する状態にあり、この中で継電器１１．１３８よび
１５はリセット位置にまたＩＩ！電器１２．１４および
１６はセット位置にある。

第２図は第１図に示す回路を簡略化したもの（回路部３
３を除く）であって、知ＮＩｌまでの距離（Ｄ、Ｔ、５
）（４導体）モードを示す。第２図から容易に判るにう
に既知の抵抗値８に加えて抵抗′ａ１および２で示され
る導体および抵抗器５で示される導体５は互いに接続さ
れてこの動作モードの回路の一部を構成し、また抵抗器
６で示される導体で端子２３部における電圧監視点を用
意するために使用される導体もまたこの回路の構成要素
である。

本発明の重要な特徴は、ｖ３６１１器１１５および０Ａ
Ｃ１１０とを含む電流分割回路部にある。従って第１図
に含まれるその他の回路の考察に先だって１１′ａ分割
回路の詳細説明を行なう。第３図にｖ制御器１１５を詳
細に示した電流分割回路を示す。

′Ｆｉ流分割回路部で使えるＤＡＣは乗率型ＤＡＣであ
り、これは良く知られたもので市販されている。

第３図で使用しているＤＡＣはＲ−２Ｒ抵抗ラダー網に
基づ＜Ｎ−ｂｉｔ　ＧＯＭＳ　　ＤＡＣである。

Ｒ−２Ｒラダーは端子１１３（一般にＤＡＣのＶｒｃｆ
ビンで参照される）に入力される電流を２進重み付き電
流に分割し、この電流はＤＡＣ供給電源の接地電位に対
応する端子１１２（一般にＤＡＣの出力２ビンで参照さ
れる）に対する電流操作スイッチで操作される。ＤＡＣ
のディジタル入力１１４部へのディジタル入力は電流操
作スイッチの位置を決定し、各入力線に対するひとつの
スイッチは論理“１”の場合は電流を端子１１１へ流す
ようにスイッチングし論理“０”の場合は電流を端子１
１２へ流すようにスイッチングする。電流操作スイッチ
で切り替え操作されるｍ流化率は個々の電流操作スイッ
チに入力される２進入力信号にしたがって重み付けがな
される。従って８−ｂｉｔ　０ＭＯ８ＤＡＣへのディジ
タル入力がすべて“０″の場合は、全電流は端子１１２
を経由して流れるであろうし、ディジタル入力が°１０
０ｏ　ｏ　ｏ　ｏ　ｏ　”の場合は半分の電流が端子１
１２を経由して流れ、残りは端子１１１経出で流れる。

更に、入力が°’１１１１１１１１”の時は、端子１１
３に供給される？を流の１／２５６が接地されている端
子１１２を経由して流れる。端子１１１および１１２を
流れる電流の合計値は全てのディジタル入力に対して同
じである。０ＭＯ８ＤＡＣのこのような機能は端子１１
１および１１２が同一電位でありしかもＤＡＣへの供給
電源入力電圧（図示せず）に対して零ボルトの場合にの
み可能である。端子１１１および１１２を接地電位に保
持する標準的な方法は電流電圧変換器として接続された
外部演算増幅器を用いフィードバック電流をＤＡＣのＲ
ＦＢ端子（図示せず）に供給するやり方である。この方
法はＰ３図では使用していない。もしもＤＡＣのＲＦＢ
端子を通常のやり方で使用すると端子１１１における電
流精度が保証されずこれは電圧出力変動に変換されてし
まう。

四象限乗率ＤＡＣの場合は、端子１１３に対して電流は
流れ込むようにも、流れ出すようにも動作することが可
能であるので本発明による電流分割回路部を電流流れだ
し方式にも電流吸い込み方式にも構成できる。電流吸い
込み構成は第１図から第９図に示されておりここでは電
流は端子１１１および１１２に向かって流れる。電流流
れだし構成は電流が端〒１１１および１１２から流れ出
す方式のものである。二象限乗率ＤＡＣのなかにも使用
できるものもあるが、これは電流吸い込み構成の場合に
のみ可能である。第３図に示す回路の残りで制御器１１
５と参照されている部分は端子１１１を接地端子１１２
に対して強制的に零電位または仮想接地とするものであ
る。これは負帰還半導体線形回路（ＮＦＳＬＣ）を備え
た演算増幅器１１７で構成されている。制御器１１５は
また測定変量である端子１１１における電流の精度を保
証する役目も有する。制御器１１５は定電圧基準電ｍ　
（ＣＲＶＳ）１２１を（ＮＦＳＬＣ）（７）一部として
有し、これは端子１１６に両種性１ｉＥＥを供給する。

制御器１１５は端子１１１に於ける電流精度を測定変量
として保証しているがその方法は、これと等口の電流を
定電圧基準電源（ＣＲＶＳ）１２１と、これ＝ｂまｔＣ
（ＮＦＳＬＣ）（７）−部である１１１ｍ可能半導体線
形素子（ＣＳＬＤ）１２０を通して流し、ＤＡＣの端子
１１１を流れる電流の極僅かの誤差しかＣＳＬＤ１２０
の制御端子を流れないようにする方法である。既に述べ
たようにＤＡＣｌｌｏは両極性電流で動作出来るが、υ
制御器１１５は基本的に単一極性回路であって予めどら
らかひとつの極性で構成されているものである。（ＮＦ
ＳＬＣ）は演算増幅１１１７、（ＣＳＬＤ）１２０およ
（Ｆ　（ＣＲＶＳ）１２２とで構成された内部閉ループ
を安定化するためのキャパシタ１１８と抵抗器１１９と
を有する。キャパシタ１１８は抵抗器１１９と直列接続
されているがこの直列回路は演算増幅器１１７の反転入
力と出力との間に抵抗器１１９が演算増幅器の出力に接
続されるようにつながれている。好適な（ＣＳＬＤ）素
子１２０はυｌｌｉｌｌ形能圧依存抵抗器として動作し
、第３図の例ではＮチャンネルＭＯ８ＦＥＴまたはＪＦ
ＥＴまたはＮＰＮバイポーラトランジスタまたはＮＰＮ
ダーリントン増幅器で実現できる。例えば第３図はＮチ
ャンネルＪＦＥＴを用いた例であり、そのゲートは抵抗
器１１９とキャパシタ１１８の共通接続点に、またその
ソースは定電圧基準電源（ＣＲＶＳ）１２１の負極側に
接続されている。ＪＦＥＴ１２０のドレインは電流分割
回路部の端子１１６に接続されている。

演算増幅器１１７の反転入力およびＤＡＣｌｌｏの端子
１１１は定電圧基準電源（ＣＲＶＳ）１２１の１糧側に
接続されている。第３図の制御器１１５は電流をＤＡＣ
端子１１１に向かって流し回路を電流分割回路の吸い込
み方式構成としている。

先に述べたように制御１１５の機能は端子１１１を端子
１１２と強制的に同一電位とし、ＤＡＣｌｌｏの１１４
へのディジタル入力と端子１１１および端子１１２に於
蚤プる電流分割量との聞に１対１の関係を構築するもの
である。この端子１１１と端子１１２＠の“強ｔｉｌｌ
零”は、制御器１１５の（ＮＦＳＬＧ）によって実現さ
れる。制御器１１５のこのような機能の説明は第２図お
よび第３図にＩ！１遠してなされるが、そこでは負荷は
その一方の端が０ＡＣ１１０の端子１１２に接続された
抵抗器８と、端子１１６に接続されている直列接続抵抗
３１１．２及び５とである。抵抗器８と直列接続抵抗器
１．２及び５の反対側の端は、抵抗器２８を経由して直
流電源２７の正極に接続されている。直流型１１２７の
負極はＤＡＣｌｌｏの端子１１３に接続されている。４
強制零″動作の説明を行なう目的で制御可能半導体線形
素子（ＣＳＬＤ）１２０は第３図に示すようにＮチャン
ネルＪＦＥＴと仮定する。ここで使用するその他の仮定
条件をあげると、定電圧基準電源（ＣＲＶＳ）１２１は
１０ボルト、直流電源２７は６０ボルト、電流制限抵抗
器２８は１００にオーム、調整済み抵抗器８は３００オ
ーム、抵抗器１および２は１００オームそして抵抗器５
および６は２００オームである。ＤＡＣｌｌｏは８−ｂ
ｉｔＤＡＣを仮定している。演算増幅器１１７の供給電
源（図示せず）はプラス電圧が約＋５ボルト、マイナス
電圧が約−２０ボルトである。

第３図の演算増幅器１１７の出力がなんらかの理由で零
ボルトになっていると仮定すると、電流はＤＡＣｌｌｏ
を通っては流れず端子１１１と端子１１２の間の電圧は
零となる。ディジタル入力１０００００００が８−ｂｉ
ｔＤＡｃの入力１１４に供給されると、端子１１１と１
１３および端子１１２と１１３の間のＤＡＣ内部抵抗値
が等しくなる。端子１１１および１１２に向かってＪＦ
ＥＴ１２０が導通させる電流ははじめからいわゆる°“
強制零″を実現する値であるわけではない。演算増幅器
１１７の反転入力にははじめに正電圧信号が印加され、
その結果、極短い時間のあと演算増幅器の出力に負電圧
を出力しＪＦＥＴ１２０のゲート・ソース間電圧を減少
させてその導電度を小さくする。この結果ＪＦＥＴ１２
０のドレイン・ソース電圧をより高い正の電圧に増加さ
せるので演算増幅器１１７の反転入力が減少し、短時間
の＊＊群増幅器の出力を負方向に増加させる。従ってＪ
ＦＥＴ１２０のゲート・ソース間電圧はさらにＪＦＥＴ
の導電度を減少させる方向に減少するので、その結果、
ＪＦＥＴのドレイン令ソースＩｌｌ電圧が増加し演詐増
幅器の反転入力電圧強度が減少する。このようにして演
昨増幅器の電圧入力が零まで減少するのでこの意味でフ
ィードバック回路部分は演算増幅器１１７の入力に対し
て°“強υ１零”を生じるように機能しているといえる
。

先に述べたように、１１４のディジタル入力は端子１１
１及び１１２に於ける電流の相対強度を規定し、仮に端
子１１１および１１２の電圧が等しい場合にはこれらの
電流の合計値は等しくなる。

先に示したようにもしも８ｂｉｔＤＡＣのディジタル入
力が’ｏｏｏｏｏｏｏｏ”°であった場合はＤＡＣの内
部スイッチは端子１１３電流Ｉ　　の全てを接地端子１
１２を経由して流し、端子１１１電流Ｉ　　は零となる
ように切り替わる。端子１１２を流れる電流は電流Ｉ　
　として参照する。

またもしもディジタル入力が“１１１１１１１１　”の
場合は、［）ＡＣを流れる電流の１／２５６のみが端子
１１２を流れることも示した。同様に、ディジタル入力
が’１０００００００”の時は端子１１１および１１２
の間でｆｆｉ流が等しく分割される。２つのディジタル
入力”　１１１１１１１１　”および”１ｏｏｏｏｏｏ
ｏ”の１０進値（Ｄ）はそれぞれ、Ｄ−２５５およびＤ
−１２８となる。

Ｄ＝２５５の場合には電ｉ値は数学的に次のように示さ
れる； イしてＤ＝１２８では となる。

”　２５６°゛は２８の１０進表現であり、ここで“８
″は例として示したＤＡＣの分解ビット数である。この
情報を使用することにより、上記式のＩ　　は以下に示
すようなより一般的に項として表現できる； させることにより実現できる。その時に、ｉ　　　Ｒ＝
ｌ　　　（Ｒ＋Ｒ２）である。

従って、 ここでＮはＤＡＣのビット数である。従ってＤＡＣを流
れる全ｌｉ流礁は不変であるからＤＡＣを流れる電流の
希望する分割比はＤＡＣへのディジタル入力を選択する
ことにより容易に得られる。次にｉＪ制御器１１５は端
子１１１および１１２での強制零機能を実施し、これは
ディジタル入力によって選択される電流分割比とは独立
に全電流値を−・定に保つために必要である。

短ＩＮ線までの距ａｌｌ（４聯体）モードを示す第２図
では、抵抗器８は調整済み抵抗器なので既知であり、抵
抗器１および２で示される異常電線抵抗値が求められる
。これは端子１１２と抵抗器２および５の接続点間の電
圧を抵抗器６の端点である端子２３を介して監視しなが
ら、その電圧が最少となるまでＤＡＣＩＩＯのディジタ
ル入力を変化１　　　＋ｌ　　　　Ｒ十Ｒ１＋Ｒ２ さきに述べた説明から、次のことも解る、２Ｎｌ＋１ 従って ここでＷｄｔｓは正規化分数である。

最侵の式の右辺の値はすべて既知であるので、Ｒ＋Ｒ２
の値は計算できる。抵抗器１および２で表現される導体
の長さ、すなわち、短絡線までの距離（Ｄ、Ｔ、Ｓ）は
導体の温度、線径および、１！ｆＩｉｌ係数が判れば計
算できる。抵抗値Ｒ１＋Ｒ２を距離に変換するための温
度変換係数、１＜ｔゲージ変換係数、Ｋｏは導体温度と
寸法に依存した既知の定数である。従って、 Ｄ、Ｔ、Ｓ　＝　（Ｒ１＋Ｒ２）Ｋ　ｔＫＱ−端子２３
と接地電位間の電圧を最少にするための０ＡＣ１１０へ
のディジタル入力調整機能を含むこのような電圧監視機
能および抵抗器１および２で表現される導体長（短絡線
までの距離）計算は、第１図に示す回路部３３で自動的
に行なわれる。

第１図に於て増幅器９は端子２３と接地電位間の電圧を
監視するために使用されており、一方の入力は接地電位
に接続され、もう一方の入フッはリセット位置にある継
電器１５を介して端子２３に１ｉｒＡされている。増幅
器９の出力信号の橋性ａ３よび強度は接地電位と端子２
３０間に生じる電位差を示す。端子２３の電圧は抵抗器
１および２で表現される導体の反対端すなわち短絡１ｉ
１２５でなされている抵抗器２と抵抗器２５との接合点
の電圧に等しい。増幅器９の出力に現れるこの゛誤差′
。

信号はＡ／Ｄ変換器３４に送られ、ここで制御プログラ
ムＲＯＭにストアされた計算プログラムを備えたマイク
ロコンビ１−夕３７で使用できるように増幅器９の出力
であるアナログ誤差信号はディジタル信号に変換される
、またマイクロコンピュータは増幅ム９へ入力される誤
差信号が最少となるようにＤＡＣｌｌｏの１１４へのデ
ィジタル入力を変更する。このように第１図に示す回路
は増幅器９入力部に於て゛°零″または最少誤差信号が
得られるように電流分割回路部２９から供給される１１
１分割を調整するための開じたフィードバックループを
形成している。試験される導体のゲージ変換係数ＫＯ，
および温度変換係数Ｋｔを決定するために必要な、抵抗
値の温度係数は測定回路を使用する前にコンピュータ３
７のＲＯＭに入力される。講整洒み抵抗器８の抵抗値は
第１図の測定回路の結線が完了した時点でマイクロコン
ピュータ３７のＲＯＭに設定される。第１図の回路で一
度“零”状態が実現されると先に述べた最後の数式に基
づいてプログラムされたマイクロコンピュータ３７はデ
ィジタル入力信号を次にＤＡＣｌｌｏに供給すると同時
にこれに加えて調整済み抵抗器８の抵抗値を用いて抵抗
器１および２の合成抵抗やを計算し、次にゲージ変換係
数ＫＯ１および温度変換係数Ｋｔとを乗じて結果、すな
わち抵抗（１１１及び２で表現される端子１９から端子
２０間の導体長または短絡線ま１の距１（Ｄ、Ｔ。

Ｓ）を導ぎ出す。この結果は表丞装！！３９に示される
。

このように第１図に示す回路は操作員が計算や手動調節
をする必要もなく短ＮＩｌまでの距離（Ｄ。

Ｔ、Ｓ）の迅速でかつ正確な測定が行えることが判る。

先に示したように測定Ｉ！１路を百分率異常位置検出モ
ード（４導体）で稼働すると抵抗器１の抵抗器１および
２の合計値に対する比率が求まり、これはり、Ｔ、Ｓに
乗ぜられると測定回路の第２導体の端から測定した異常
箇所までの距１（Ｄ、Ｔ。

Ｆ）となる。この計算もプログラム内臓マイクロコンピ
ュータ３７で実行される。

第４図は第１図の測定回路が百分率異常位置検出モード
（４導体）にある状態を示し、ここで継電Ｉｆ！！１１
．１３．１４および１６はセット状態で継？！器１２お
よび１５はリセット状態にある。第５図はその回路の簡
略図で回路部３３を除く。第５図から容易に解るように
、百分率異常位置検出モード時０ＡＣ１１０の端子１１
１に於ける電流ｌ、１．は抵抗＠２を通って流れ、ＤＡ
Ｃｌｌｏの電流１　　は抵抗８１１を通って流れる。接
地電位と端子２３の間の電圧“零パは回路部３３の動作
により得られているので以下の関係が得られる；ＩＲ＝
ｌＲ 従って、 先に述べた説明から、また次のことが解る、２Ｎ　　　
ｌ　　＋１ １１１　　　　１１２　　、 従って ここでＤｐｒｔは第４図および第５図に示ず゛百分率異
常位置検出°°モード（４１８体）の接地電位と端子２
３の間に゛零″が得られているときのＤＡＣｌｌｏの１
１４に於ける２進入力の１０進値であり、ＮはＤＡＣｌ
ｌｏのビット数モしてＷＤｆｌは正規化された分数であ
る。

抵抗器１および２の抵抗値の合計から求められた第１導
体の長さまたは短絡線までの距離（Ｄ。

’ｒ、ｓ）は、先に第１図および第２図に示す測定回路
の短絡線までの距１Ｍ（Ｄ、Ｔ、５）（４８Ｂ体）モー
ドを用いて定められた。長さまたは異常箇所までの距１
１ｔＤ、Ｔ、Ｆ、は従ってｏ、−ｒ、ｓ（ＲＡＭに記憶
されている）とＷｐｆｌとを掛けることにより、または
下記の式に従って回路部３３で自動的に求められる、 Ｄ、Ｔ、Ｆ、−Ｄ、Ｔ、Ｓ、ｘＷＩ）ｆｌ−本発明によ
る測定回路は３本の導体のみを用いて短絡線までの距離
（Ｄ、Ｔ、Ｓ）の決定を行なうこともできる、すなわち
抵抗器１および２と、抵抗器３おにび４とで表わされる
２本の異常な導体に加えて抵抗ｉ！１５で示される良好
な導体の３本である。第６図はこの３ｓ体モードを示し
ておりここでは短絡線２６も第４導体（抵抗器６）も使
用されていない。このモードに於て継電器１２゜１４．
１５および１６はセット状態であり、継電ａ１１および
１３はリセット状態である。先にも触れたように３導体
モードは第３導体（抵抗器５）の抵抗値が異常状態にあ
る第１導体（抵抗器１および２）にほぼ等しいと仮定で
きるときに使用できる。第７図は第６図の回路を簡略化
したものであり、回路部３３を省く。この構成に於てＤ
ＡＣｌｌｏの端子１１２に於ける電流Ｉ　　は既知の調
整済み抵抗器８を流れ、ＤＡＣｌｌｏの端子１１１に於
ｋｊる電流ｌ　　は直列接続された第２導体（抵抗ｉａ
１及び２）と第３導体（抵抗器３）を流れる。回路部３
３の動作により接地電位と端子２１との因に電圧“零”
が得られている時には下記の関係が存在する： ＩＲ＝１ １１２　　＆　　　１１１　　（Ｒ１＋Ｒ２＋Ｒ５’従
って、 で、従って １　　　＋Ｉ　　　　（Ｒ十Ｒ＋Ｒ５）＋ＲＢ先に述べ
た説明から、次のことも言えるすなわち ここでＤは０ＡＣ１１０の１１４に於る２進入力の１０
進値であり、異常箇所までの距１１（Ｄ、Ｔ。

Ｆ）を求めるための３１１１体モードを示す第６図およ
び第７図に於て接地電位と端子２１の闇に“零”が実現
されているときの値であって、ＮはＤＡＣのビット数、
そしてＷｄｔｓは正規化された分数である。３導体モー
ドは第３ｓ体（抵抗ｌ！Ｉ５）の抵抗値が異常を生じて
いる第１ｓ体く抵抗器１および２）とほぼ等しいという
仮定に基づいているの式の右辺はすべて既知なのでＲ１
＋Ｒ２を定めることができる。ざらに抵抗値Ｒ１＋Ｒ２
は短絡線までの距１１　（Ｄ、Ｔ、Ｓ）を得るために、
ゲージ変換係数、ＫＯおよび温度変換係数、Ｋｔを乗じ
ることにより距離に変換できる。したがってこの距離は
、Ｄ、Ｔ、Ｓ、を求める４導体モードの場合と同じよう
に表示装９１３９に表示されると１４時にマイクロコン
ピュータ３７のＲＡＭに格納される。以上の計算はプロ
グラム内臓マイクロコンピュータ３７で実行される。

次に３導体モードで百分率異常位置検出モードが実行さ
れるが、これは第８図に示す構成とするために継電器１
１．１３．１４．１５および１６をセット状態、継電器
１２をリセット状態とする必要がある。第９図は第８図
を簡略化したものであって、回路部３３を省略している
。第９図から容易に解るように、３１体百分率異常位置
検出モードを実施するために０ＡＣ１１０の端子１１１
に於ける電流Ｉ　　は直列接続された抵抗器２および５
を流れ、ＤＡＣｌｌｏの端子１１２に於ける電流Ｉ　　
は抵抗器１を通って流れる。回路部３３の働きにより接
地電位と端子２１との間に電圧“零″が得られているの
で以下の関係が成りｑつ、 １１１１　　（Ｒ２＋Ｒ５）　−１１１２Ｒ１したがっ
て １　　　＋ｌ　　　　Ｆ≧　＋Ｒ２＋Ｒ５先に述べた説
明より、次のことも知られている２Ｎ　　Ｉ　　＋１ したがって ここでＤは第８図および第９図の接地電位と端子２１の
間に“零°′が得られているときのＤＡＣｌｌｏの１１
４に於ける２進入力の１０進値であり、ＮはＤＡＣｌｌ
ｏのビット数モしてＷｌ）ｔｌは正規化された分数であ
る。

最侵の式を第１ｓ体の異常位置までの抵抗値を示すＲ１
について解き、３導体モードではＲ５はＲ１−トＲ２に
ほぼ等しいという条件を用いると、Ｒｉ−ｗｌ）ｆｌＸ
　２　（Ｒ１＋Ｒ２）、これは距離の項ではつぎのよう
に表現できる、Ｄ、Ｔ、Ｆ、＝Ｗ、ｆ１ｘ２Ｄ、Ｔ、Ｓ
。

Ｄ、Ｔ、Ｆ、は回路部３３で計算できるのでり。

Ｔ、Ｆ、に関づる式の右辺は全て既知である。

４導体モードを用いた短絡線までの距離の決定のところ
でも示したように、４導体モードを用いた異常位置まで
の距離決定、また同様に３導体モードを使用した短絡線
までの距離の決定および異常位置までの距離決定は、プ
ログラム内臓マイクロコンピュータ３７により操作員が
計算や手動調整をする必要もなく迅速かつ正確に実施さ
れる。

これまでの説明で回路部３３を用いて種々のモードにお
いて°’！Ｉｌ差”増幅器９の入力に接続されている監
視点で要求される“零”を実現する方法を述べた。“零
”を実現できるひとつの方法をプログラムフロー図の形
で第１０図に示すがこれはマイクロコンピュータ３７で
使用できるものであって０ＡＣ１１０のディジタル入力
１１４を自動的に調整して“零″条件を実現するもので
ある。

このフロー図は良く知られている逐次近似制御処１１！
法に藻づくものである。このフロー図では例としてＤＡ
Ｃｌｌｏは８−ｂｉｔＤＡＣと仮定している。フロー図
の１００に示すように逐次近似ｌ３１０処理はＤＡＣｌ
ｌｏへのディジタル入力、Ｄの入力初期化処理を含んで
おり、ここではＤＡＣの中間値がマイクロコンピュータ
３７からＤＡＣディジタル入力１１４に供給される。Ｄ
ＡＣｌｌｏは８−ｂｉｔＤＡＣと仮定しているのでその
ような初期化入力は１０００００００であり８番目ビッ
トのみが“１”にセットされたビットとなる。この選択
結果はマイクロコンピュータ３７に具備されたカウンタ
に反映され、ＲＩＩに考慮された選択結果１１　Ｂ　１
１を与えるために８がセットされる。いかような初ＩＩ
化入力も使用できるが、中間値を選んでおけば゛零″状
態は等しい確率で中間値の上側と一ト側に存在するので
いかなる状態からであってしＤＡ０１１０入力を“零″
状態に到達させるのに必要な平均時開が最少となる。次
に１０２で誤差増幅器９出力が正か否かの判定が行なわ
れる。

この出力が正の時は電流分割をＤＡＣＩ　１０の端子１
１２に於ける電流が減少し端子１１１に於ける電流が増
加するように変更する必要がある。これは１１４でのＤ
ＡＣ入力値を増加させることにより実現できる。従って
処理１０３に示されるように１１４への入力りの増加は
ＤのビットＢ−１を１°′にセットする。同様にこの出
力が正でない、すなわら増幅器９の出力が負の時は、電
流分割を０ＡＣ１１０の端子１１１に於ける電流が城少
し端子１１２に於ける電流が増加するように変更する必
要がある。これはＤＡＣ入力値、Ｄを減少させることに
より実現できる。従ってＤの色域はフロー図の１０４で
なされここではＤのピットＢが０°′にリセットされる
と同時に１０３に於てＤのビット８−１が“°１′°に
セットされて減少作業が終了する。従ってＤＡＣ入力の
ビット選択係数器は、フロー図の１０５に示されるよう
に１だけ減少され１０３に於て１にセットされたＤのピ
ット番号に置き代わる。従って１０６に於てビット選択
係数器が“０”に等しいか否かの判定がなされる。処理
のこの時点に於て示されているように、１０６での問い
合わせに対する答えが“否°′の場合は繰り返し実行の
為に処理を１０２に戻す。

フ【］−図の１０７に示すように１０６での問い合わせ
に対する答えが゛”　Ｙ　Ｅ　Ｓ　”の時はＤの最終値
が１０７で示されているように実行される計算で使用さ
れ、ＤＡＣ入力１１４での変化が誤差増幅器９出力を正
に変えたか否かの判断を行なう。記述されているブＯグ
ラムは、処理１０６に達し゛ピット選択係数器＝０か？
“という質問の答えが゛”　Ｙ　Ｅ　Ｓ　”となるまで
繰り返され、処１１１０７に入ってその時の値１１　Ｄ
　１１が試験回路でその時に選択されている動作モード
で必要とされる計算で使用される。

以上の詳細説明は単に図示を目的としてなされたもので
あって、ここに示されている新規な考案から逸脱する事
なく改変をなし得ることは明かである。従って本発明の
範囲は添付の特許請求の範囲で定義される内容のみで制
限され、この明細書と矛盾しない範囲での解釈の幅は認
めるものとする。

【図面の簡単な説明】

第１図は本発明の異常測定回路の実施例で１つの動作状
態を示す模式図である。 第２図は第１図に示す回路の簡略模式図である。 第３図は第１図に示す回路の一部の詳細図である。 第４図は本発明の異常測定回路の実施例でもう１つの動
作状態を示す模式図である。 第５図は第４図に示す回路の簡略模式図である。 第６図は本発明の異常測定回路の実施例でさらに別の動
作状態を示す模式図である。 第７図は第６図に示す回路の簡略模式図である。 第８図は本発明の異常測定回路の実施例でさらにまた別
の動作状態を示り模式図である。 第９図は第８図に示す回路の簡略模式図である。 第１０図は「１１」を実現できる１つの方法を示すプロ
グラム流れ図である。 ［符号の説明］ １１．１２，１３．１４．１５．１６・・・継電器２５
．２６・・・短絡線 ２９・・・電流分割回路 ４１・・・制御データバス ４２・・・出力データバス ５２・・・接地電位 １１１．１１２・・・ＤＡ変換器端子 １１４・・・ＤＡ変換おディジタル入力１１５・・・制
ｔＩＯ鼎

Claims (5)

【特許請求の範囲】
1. （１）位置検出回路と遠隔点との間にあってそれらの内
   の二本の間で異常が存在することが判つている複数の導
   体に適合する抵抗異常位置検出回路であつて、該位置検
   出回路は既知の抵抗器を有し回路から異常箇所までの距
   離を測定するように動作し、 第１、第２および第３端子とディジタル入力とを備え、
   前記ディジタル入力へのディジタル入力信号は前記第一
   端子部に於ける電流の前記第１および第２端子部での電
   流合計値に対する比率を決定する電流分割回路と、 その入力に供給されるアナログ信号の極性と大きさに依
   存したアナログ信号を出力する誤差増幅器と、 前記誤差増幅器の出力に接続され前記誤差増幅器の出力
   を示すディジタル信号を出力するアナログ／ディジタル
   変換回路と、 該アナログ／ディジタル変換回路の出力に応答するよう
   に接続され前記ディジタル入力にディジタル入力信号を
   供給し前記誤差増幅器の入力に供給されるアナログ信号
   の大きさを最少とするプログラム内臓マイクロコンピュ
   ータと、 位置検出回路の第１および第２動作モードを構築するよ
   うに動作可能なスイッチ装置であつて、前記第１モード
   は位置検出回路と前記１本の導体の遠隔側端部との間に
   ある前記２本の導体の一方の長さの測定を行い、前記第
   ２モードは前記１本の導体の位置検出回路側の端から異
   常位置までの抵抗値の前記１本の導体の抵抗値に対する
   比率を求め、前記プログラム内臓マイクロコンピュータ
   は第１および第２動作モードの結果を掛け合わせて前記
   １本の導体の端である位置検出回路から異常箇所までの
   距離を求めるように動作し、前記第１動作モードを構築
   する前記スイッチ装置の接続は前記第１端子に於ける電
   流を前記１本の導体に流し、前記第２端子に於ける電流
   をその一方の端が１本の導体の端である位置検出回路の
   端に接続された抵抗器に流し、前記誤差増幅器の入力を
   前記抵抗器のもう一方の端と前記１本の導体の遠隔側端
   部との間の信号を受信するようになされ、スイッチ装置
   はまた前記第２動作モードを構築するようにも接続され
   、この場合前記第１端子に於ける電流を前記１本の導体
   の異常箇所と１本の導体の遠隔側端部との間に流し、前
   記第２端子に於ける電流を前記１本の導体の異常箇所と
   前記１本の導体の端にある位置検出回路との間に流し、
   前記誤差増幅器が前記１本の導体の両端の間の信号を入
   力するように接続されることを特徴とする前記抵抗異常
   位置検出回路。
2. （２）請求項第１項に記載の抵抗異常位置検出回路に於
   て、位置検出回路の第３および第４動作モードを構築す
   るように動作可能な前記スイッチ装置であって、前記第
   ３モードは位置検出回路と前記１本の導体の遠隔側端部
   との間にある前記２本の導体の一方の長さの測定を行い
   、前記第４モードは前記１本の導体の位置検出回路側の
   端と異常位置との間の抵抗値の前記１本の導体の抵抗値
   と複数ある導体の中で正常な導体の抵抗値の和に対する
   比率を求め、前記プログラム内臓マイクロコンピュータ
   は第３および第４動作モードの結果を掛け合わせた答え
   を２倍して前記１本の導体の端である位置検出回路から
   異常箇所までの距離を求めるように動作し、前記第３動
   作モードを構築する前記スイッチ装置の接続は前記第１
   端子に於ける電流を前記１本の導体と複数ある導体の中
   で正常な導体に直列に流し、前記第２端子に於ける電流
   をその一方の端が１本の導体の端である位置検出回路の
   端に接続された抵抗器に流し、前記誤差増幅器の入力を
   前記抵抗器のもう一方の端と前記最後に述べた正常な導
   体の端である位置検出回路との間の信号を受信するよう
   にし、スイッチ装置はまた前記第４動作モードを構築す
   るようにも接続され、この場合第１端子に於ける電流を
   １本の導体を有する直列回路を経由し前記１本の導体の
   異常箇所から前記導体の遠隔側端部と複数導体の中の１
   本の正常導体に流し、前記第２端子に於ける電流を前記
   １本の導体の異常箇所から前記導体の端にある位置検出
   回路に前記１本の導体を通して流し、前記誤差増幅器の
   入力は前記１本の導体の端の位置検出回路と前記最後に
   述べた正常導体の端の位置検出回路の間の信号を入力す
   るように接続されていることを特徴とする前記抵抗異常
   位置検出回路。
3. （３）請求項第１項記載の抵抗異常位置検出回路に於て
   、前記電流分割回路が、 乗算形ディジタル／アナログ変換器（ＤＡＣ）と第１端
   子を有するＤＡＣを備えた制御回路部及び前記電流分割
   回路の前記第２および第３端子と前記ディジタル入力と
   で構成されていて、前記制御回路部は前記電流分割回路
   の前記第１端子を有し前記ＤＡＣの前記第１端子に於け
   る電流および前記電流分割回路の第２端子に於ける電流
   は、前記ＤＡＣの前記第１端子と前記電流分割回路の前
   記第２端子が同電位の場合には前記最初に述べた比率に
   従い、前記制御回路部は前記ＤＡＣに接続されて前記Ｄ
   ＡＣの前記第１端子と前記電流分割回路の第２端子を同
   電位に保ち、前記制御回路部が、 １、２入力端子および１出力端子を備え、前記入力端子
   の一方は前記ＤＡＣの前記第１端子に接続され、前記２
   入力のもう一方は前記電流分割回路の前記第２端子に接
   続された演算増幅器と、 ２、前記演算増幅器の前記出力端子と、前記ＤＡＣの前
   記第１端子との間に接続された負フィードバック半導体
   線形回路（ＮＦＳＬＣ）で前記ＤＡＣの前記第１端子と
   前記電流分割回路の前記第１端子との間の電流を導通さ
   せる回路部分を有する前記ＮＦＳＬＣとで構成されてい
   ることを特徴とする前記導体異常位置検出回路。
4. （４）請求項３の抵抗異常位置検出回路であって、前記
   ＮＦＳＬＣの前記回路部分は、前記演算増幅器の前記出
   力端子に動作可能に接続された制御電極を有する制御半
   導体線形装置（ＣＳＬＤ）によつて特徴づけられる抵抗
   異常位置検出回路。
5. （５）請求項４の抵抗異常位置検出回路であって、前記
   ＮＦＳＬＣの前記回路部分は、前記ＣＳＬＤと前記ＤＡ
   Ｃの前記第１の端子との間に接続された一定基準電圧源
   を含むことを特徴とする抵抗異常位置検出回路。