JPH02185068A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPH02185068A JPH02185068A JP374989A JP374989A JPH02185068A JP H02185068 A JPH02185068 A JP H02185068A JP 374989 A JP374989 A JP 374989A JP 374989 A JP374989 A JP 374989A JP H02185068 A JPH02185068 A JP H02185068A
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- Japan
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- silicon
- thickness
- soi
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法に係わり、％にＳＯＩ基
板上において、素子のチャネル領域の膜厚を十分に薄く
して、薄膜トランジスタとしてのメリットを得るととも
に、寄生抵抗の少ないコンタクト形成の容易な膜厚のソ
ース・ドレイン領域を有する超高速電界効果型トランジ
スタの製造方法に係わる。
板上において、素子のチャネル領域の膜厚を十分に薄く
して、薄膜トランジスタとしてのメリットを得るととも
に、寄生抵抗の少ないコンタクト形成の容易な膜厚のソ
ース・ドレイン領域を有する超高速電界効果型トランジ
スタの製造方法に係わる。
（従来の技術）
ＬＳＩデバイスの高集積化にともない電界効果トランジ
スタのスイッチング動作の高速化およびそのサイズの微
細化に対する要求が高まっている。
スタのスイッチング動作の高速化およびそのサイズの微
細化に対する要求が高まっている。
これらの要求を満足するトランジスタの構造の一つに、
８０工構造のトランジスタを用いて、トランジスタのチ
ャネル部の膜厚をトランジスタの動作時にＳＯＩＪ［が
完全に空乏化するようにＳＯＩ膜を薄膜化した素子構造
がある。この薄膜トランジスタ特性については、例えば
、Ｙｏｓｈｉｍｉ ｅｔ、ａｌ。
８０工構造のトランジスタを用いて、トランジスタのチ
ャネル部の膜厚をトランジスタの動作時にＳＯＩＪ［が
完全に空乏化するようにＳＯＩ膜を薄膜化した素子構造
がある。この薄膜トランジスタ特性については、例えば
、Ｙｏｓｈｉｍｉ ｅｔ、ａｌ。
’Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ＳＯＩＭＯ８Ｆ
ＥＴ ｕｓｉｎｇ ｕｌｔｒａ−ｔｈｉｎ ８ＣＨｆｉ
１ｍ’ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ、ｏｆ ＩＢＤＭ
１９８７ 、 ｐ、６４０ 、１９８７ に示されて
いる。
ＥＴ ｕｓｉｎｇ ｕｌｔｒａ−ｔｈｉｎ ８ＣＨｆｉ
１ｍ’ Ｔｅｃｈｎｉｃａｌ Ｄｉｇ、ｏｆ ＩＢＤＭ
１９８７ 、 ｐ、６４０ 、１９８７ に示されて
いる。
薄膜トランジスタの特性は従来の薄膜でない電界効果型
トランジスタの特性に比べて優れているが、薄いＳＯＩ
膜に電界効果壓トランジスタを形成する場合には、ソー
ス・ドレイン領域もまた薄膜であるために寄生抵抗が大
きく、十分に薄膜トランジスタのメリットを引き出せな
いこと、またソース・ドレイン領域の膜厚が薄いために
コンタクトを形成するための素子作製プロセスの余裕が
小さいこと等の欠点があった。
トランジスタの特性に比べて優れているが、薄いＳＯＩ
膜に電界効果壓トランジスタを形成する場合には、ソー
ス・ドレイン領域もまた薄膜であるために寄生抵抗が大
きく、十分に薄膜トランジスタのメリットを引き出せな
いこと、またソース・ドレイン領域の膜厚が薄いために
コンタクトを形成するための素子作製プロセスの余裕が
小さいこと等の欠点があった。
（発明が解決しようとする課題）
本発明は薄１１ＳＯＩ）ランジスタにおけるソース・ド
レインの寄生抵抗効果を低減し、素子作製プロセスのプ
ロセス余裕を大きくするために、ソース書ドレイン領埴
の膜厚をチャネル領域よりも厚くした電界効果型トラン
ジスタの形成方法を提供するものである。
レインの寄生抵抗効果を低減し、素子作製プロセスのプ
ロセス余裕を大きくするために、ソース書ドレイン領埴
の膜厚をチャネル領域よりも厚くした電界効果型トラン
ジスタの形成方法を提供するものである。
（課題を解決するための手段）
本発明はＳＯＩ ）ランジスタにおいてチャネル領域の
みを酸化またはエツチングによシ所望の膜厚に薄膜化し
、ソース・ドレインは前記チャネル領域よりも厚く形成
する。特に、チャネル領域の薄膜化とゲート形成を自己
整合で行なうために、薄膜領域とゲート領域の合わせ余
裕の考慮が不用であり、素子領域を増加させることなく
ソース・ドレイン領域のみを厚膜化した電界効果型トラ
ンジスタの製造方法を提供する。
みを酸化またはエツチングによシ所望の膜厚に薄膜化し
、ソース・ドレインは前記チャネル領域よりも厚く形成
する。特に、チャネル領域の薄膜化とゲート形成を自己
整合で行なうために、薄膜領域とゲート領域の合わせ余
裕の考慮が不用であり、素子領域を増加させることなく
ソース・ドレイン領域のみを厚膜化した電界効果型トラ
ンジスタの製造方法を提供する。
（作用）
本発明によればＳＯＩ膜として、チャネル領域よシもソ
ース拳ドレインを十分厚く形成できるので、ソース・ド
レインに対する薄膜化による寄生効果、寄生抵抗の増大
を生じることないデフζイスを作製することが可能であ
り、チャネル領域を薄膜化するので、デバイスの特性と
しては薄膜トランジスタの特長を有するデバイスを作製
することが可能である。更に、チャネル領域を薄膜化す
る際のマスクに対して、電界効果型トランジスタのゲー
ト電極を自己整合で形成することが可能である。
ース拳ドレインを十分厚く形成できるので、ソース・ド
レインに対する薄膜化による寄生効果、寄生抵抗の増大
を生じることないデフζイスを作製することが可能であ
り、チャネル領域を薄膜化するので、デバイスの特性と
しては薄膜トランジスタの特長を有するデバイスを作製
することが可能である。更に、チャネル領域を薄膜化す
る際のマスクに対して、電界効果型トランジスタのゲー
ト電極を自己整合で形成することが可能である。
（実施例）
以下本発明の一実施についてＮ型チャネル電界効果型ト
ランジスタの製造方法を例にとシ、図面を用いて説明す
る。
ランジスタの製造方法を例にとシ、図面を用いて説明す
る。
第１図はその工程断面図である。
まず、第１図（ａ）のようにＰ型のシリコン基板αυに
酸素イオンを例えば加速電圧４００ｋＶで、濃度１０譚
イオン注入し、それを１３００℃でアニールすること
によりシリコン基板中にシリコン酸化膜Ｑ３が埋め込ま
れた構造のＳＯＩ基板を作製する。
酸素イオンを例えば加速電圧４００ｋＶで、濃度１０譚
イオン注入し、それを１３００℃でアニールすること
によりシリコン基板中にシリコン酸化膜Ｑ３が埋め込ま
れた構造のＳＯＩ基板を作製する。
このときのそれぞれの基板膜厚は、例えばシリコン酸化
膜αりは２ｏｏｏｉ、ＳＯＩシリコン膜ａ３の膜厚は２
０００Ａとする。
膜αりは２ｏｏｏｉ、ＳＯＩシリコン膜ａ３の膜厚は２
０００Ａとする。
次に例えばＬＯＣ０８法を用いて素子分離を行なう。こ
のときＳＯＩシリコン膜α３の膜厚が２０００λ程度で
あるので、素子分離は各素子領域が島状に残るように素
子分離を行なう。素子分離後にＳＯＩシリコン膜（１３
を例えば２００λ酸化ＱＳ して、次いで全面に絶縁膜
として例えばシリコン窒化膜顧をＣＶＤ法により１００
ＯＡ堆積し、パターニングを行ない、ゲート電極の形成
予定領域のシリコン窒化膜を除去する（第１図（ｂ））
。
のときＳＯＩシリコン膜α３の膜厚が２０００λ程度で
あるので、素子分離は各素子領域が島状に残るように素
子分離を行なう。素子分離後にＳＯＩシリコン膜（１３
を例えば２００λ酸化ＱＳ して、次いで全面に絶縁膜
として例えばシリコン窒化膜顧をＣＶＤ法により１００
ＯＡ堆積し、パターニングを行ない、ゲート電極の形成
予定領域のシリコン窒化膜を除去する（第１図（ｂ））
。
次にこのシリコン窒化膜αＧをマスクとしてＳＯＩシリ
コン膜ａ謙を一部酸化してシリコン酸化膜αＤを形成し
、電界効果型トランジスタのチャネル部にあたる前記Ｓ
ＯＩシリコン膜０３の膜厚を薄膜化する。その膜厚は、
電界効果型トランジスタのチャネル部のシリコン膜厚が
デバイスが動作す・るときにＳＯＩ基板が完全に空乏化
する程度の膜厚、例えば基板嬢度が５Ｘ１０ ｅｖｅ
のときには１５００Ａになるように酸化して、チャネ
ル部を薄膜化する（第１図（Ｃ））。
コン膜ａ謙を一部酸化してシリコン酸化膜αＤを形成し
、電界効果型トランジスタのチャネル部にあたる前記Ｓ
ＯＩシリコン膜０３の膜厚を薄膜化する。その膜厚は、
電界効果型トランジスタのチャネル部のシリコン膜厚が
デバイスが動作す・るときにＳＯＩ基板が完全に空乏化
する程度の膜厚、例えば基板嬢度が５Ｘ１０ ｅｖｅ
のときには１５００Ａになるように酸化して、チャネ
ル部を薄膜化する（第１図（Ｃ））。
次に、前記シリコン酸化ＪＩＩＱ？）をエツチング除去
し、再びシリコン膜Ｑ３の露出した部分を酸化して、ゲ
ート酸化膜Ｑ８を例えば２００Ａ形成する。そののちゲ
ート電極■として、例えば多結晶シリコンを全面に４ｏ
ｏｏｉ堆積する（第１図（ｄ））。
し、再びシリコン膜Ｑ３の露出した部分を酸化して、ゲ
ート酸化膜Ｑ８を例えば２００Ａ形成する。そののちゲ
ート電極■として、例えば多結晶シリコンを全面に４ｏ
ｏｏｉ堆積する（第１図（ｄ））。
次に例えばレジストを用いた平坦化法を用いてエッチバ
ック平坦化を行ない、シリコン蟹化膜αｅ上の多結晶シ
リコンα場が完全に除去され、それ以外の部分の多結晶
シリコン膜厚がゲート電極として十分な膜厚を保つよう
（例えば３０００Ａ以上）Ｋエッチバックを行なう。そ
ののちシリコン窒化膜αｅの剥離を行なう。次にゲート
電極αｌをマスクとしてソース・ドレイン領域に不純物
イオン、例えばヒ素を加速電圧１４０ｋＶで１０鋼 イ
オン注入してソース・ドレイン領域（至）を形成する（
第１図（ｅ））。
ック平坦化を行ない、シリコン蟹化膜αｅ上の多結晶シ
リコンα場が完全に除去され、それ以外の部分の多結晶
シリコン膜厚がゲート電極として十分な膜厚を保つよう
（例えば３０００Ａ以上）Ｋエッチバックを行なう。そ
ののちシリコン窒化膜αｅの剥離を行なう。次にゲート
電極αｌをマスクとしてソース・ドレイン領域に不純物
イオン、例えばヒ素を加速電圧１４０ｋＶで１０鋼 イ
オン注入してソース・ドレイン領域（至）を形成する（
第１図（ｅ））。
そののち絶縁膜として例えばＣＶＤ８ｉ０．を２００Ｏ
Ｎ堆積しく２１）、ソース・ドレイン・ゲートにコンタ
クトホール■を開口して電極として例えばＡＩ（至）を
配線、バターニングして、本発明の実施例による電界効
果型トランジスタが得られる。この実施例によればＳＯ
Ｉ膜上に形成された電界効果厖トランジスタにおいてチ
ャネル領域のみを薄膜化し、薄膜電界効果型トランジス
タの利点である高移動度、高パンチスルー耐圧、高駆動
力を実現しかつ、ソース・ドレイン領域ＣＡＫついては
十分な膜厚を得られるととＫよシ、寄生抵抗の低減およ
びコンタクト形成の容易性を実現できる。
Ｎ堆積しく２１）、ソース・ドレイン・ゲートにコンタ
クトホール■を開口して電極として例えばＡＩ（至）を
配線、バターニングして、本発明の実施例による電界効
果型トランジスタが得られる。この実施例によればＳＯ
Ｉ膜上に形成された電界効果厖トランジスタにおいてチ
ャネル領域のみを薄膜化し、薄膜電界効果型トランジス
タの利点である高移動度、高パンチスルー耐圧、高駆動
力を実現しかつ、ソース・ドレイン領域ＣＡＫついては
十分な膜厚を得られるととＫよシ、寄生抵抗の低減およ
びコンタクト形成の容易性を実現できる。
本発明によれば高移動度、高パンチスルー耐圧、高゛駆
動力を実現し、かつ寄生抵抗の低減したコンタクト形成
の容易な電界効果屋トランジスタの製造方法が得られる
。
動力を実現し、かつ寄生抵抗の低減したコンタクト形成
の容易な電界効果屋トランジスタの製造方法が得られる
。
第１図は本発明による一実施例を示す工程断面図である
。 １１・・・シリコン基板、１２・・・シリコン酸化膜（
層間絶縁膜）、１３・・・シリコン基板、１４・・・シ
リコン酸化膜（素子分離）、１５・・・シリコン酸化膜
、１６・・・シリコン９化膜、１７・・・シリコン酸化
膜、１８・・・ゲート酸化膜、１９・・・ゲート電極、
２０・・・ソース・ドレイン、２１・・・シリコン酸化
膜（ＣＶＤＳｉＯｚ ） 、２２−・・コニｙｌり）ホ
ール、２３・・・電極。 代理人 弁理士 則 近 憲 佑 同 松 山 光 ２ 第１図 第１図
。 １１・・・シリコン基板、１２・・・シリコン酸化膜（
層間絶縁膜）、１３・・・シリコン基板、１４・・・シ
リコン酸化膜（素子分離）、１５・・・シリコン酸化膜
、１６・・・シリコン９化膜、１７・・・シリコン酸化
膜、１８・・・ゲート酸化膜、１９・・・ゲート電極、
２０・・・ソース・ドレイン、２１・・・シリコン酸化
膜（ＣＶＤＳｉＯｚ ） 、２２−・・コニｙｌり）ホ
ール、２３・・・電極。 代理人 弁理士 則 近 憲 佑 同 松 山 光 ２ 第１図 第１図
Claims (2)
- （１）絶縁膜上のＳＯＩ膜に電界効果型トランジスタを
形成する方法において、前記ＳＯＩ膜上に前記ＳＯＩ膜
の一部が露出するようにマスクパターンを形成する工程
と、前記露出したＳＯＩ膜を前記マスクパターンに対し
て選択的に酸化した後、前記酸化した膜をエッチングす
ることにより前記マスクパターンの形成されないＳＯＩ
膜の部分を薄膜化した後、前記薄膜化したＳＯＩ膜上に
ゲート酸化膜及びゲート電極を形成する工程を含む電界
効果型トランジスタの製造方法。 - （２）前記ゲート電極の形成は前記マスクパターンを残
置したまま行ない、その後前記ゲート電極をマスクパタ
ーン表面まで平坦化エッチングすることを特徴とする請
求項１記載の電界効果型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP374989A JPH02185068A (ja) | 1989-01-12 | 1989-01-12 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP374989A JPH02185068A (ja) | 1989-01-12 | 1989-01-12 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02185068A true JPH02185068A (ja) | 1990-07-19 |
Family
ID=11565846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP374989A Pending JPH02185068A (ja) | 1989-01-12 | 1989-01-12 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02185068A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100227644B1 (ko) * | 1995-06-20 | 1999-11-01 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| JP2008277475A (ja) * | 2007-04-27 | 2008-11-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999772A (ja) * | 1982-11-29 | 1984-06-08 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS63250874A (ja) * | 1987-04-08 | 1988-10-18 | Nec Corp | Ｌｅｄアレイチツプ |
-
1989
- 1989-01-12 JP JP374989A patent/JPH02185068A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999772A (ja) * | 1982-11-29 | 1984-06-08 | Seiko Epson Corp | 薄膜トランジスタの製造方法 |
| JPS63250874A (ja) * | 1987-04-08 | 1988-10-18 | Nec Corp | Ｌｅｄアレイチツプ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100227644B1 (ko) * | 1995-06-20 | 1999-11-01 | 김영환 | 반도체 소자의 트랜지스터 제조방법 |
| JP2008277475A (ja) * | 2007-04-27 | 2008-11-13 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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