JPH067596B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH067596B2 JPH067596B2 JP59015213A JP1521384A JPH067596B2 JP H067596 B2 JPH067596 B2 JP H067596B2 JP 59015213 A JP59015213 A JP 59015213A JP 1521384 A JP1521384 A JP 1521384A JP H067596 B2 JPH067596 B2 JP H067596B2
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- Japan
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- insulating film
- forming
- region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/01—Manufacture or treatment
- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は高速作動を可能とし、かつ一方では高集積化や
耐圧の向上を可能にした半導体装置およびその製造方法
に関するものである。
耐圧の向上を可能にした半導体装置およびその製造方法
に関するものである。
近年のＩＣ，ＬＳＩ等の半導体装置は益々高集積化が図
られており、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジ
スタ）では短チャネル化が図られている。しかしなが
ら、短チャネル化を進めると、いわゆる短チャネル効果
で生じるしきい値のゲート長依存性などの副作用を防ぐ
上からソース・ドレイン領域を浅くしなければならず、
これらソース・ドレイン領域の抵抗が大となって素子の
高速化の障害になる。また、短チャネル化に伴なって耐
圧にも問題が生じることとなり、従来、ソース・ドレイ
ン領域を高濃度の領域主部と、低濃度の領域とからなる
プロファイルのLightly Doped Drain構造が提案されて
きている（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ ＥＤ−
２９．ＮＯ．４ APRIL１９８２ Ｐ５９０〜）。しか
し、抵抗が相対的に小さい領域主部が更に微小化されて
しまい、前述した高抵抗化を助長することになる。ま
た、ソース・ドレイン領域の特に高濃度部位が直接逆導
電型の基板やウエルに接している構成であることから、
接合容量が大きくなると共に、これをＣ−ＭＯＳ構造に
用いたときにはラッチアップ耐圧が低くなり、素子分離
寸法を大きくしなければならない等高集積化の障害とな
る。
られており、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジ
スタ）では短チャネル化が図られている。しかしなが
ら、短チャネル化を進めると、いわゆる短チャネル効果
で生じるしきい値のゲート長依存性などの副作用を防ぐ
上からソース・ドレイン領域を浅くしなければならず、
これらソース・ドレイン領域の抵抗が大となって素子の
高速化の障害になる。また、短チャネル化に伴なって耐
圧にも問題が生じることとなり、従来、ソース・ドレイ
ン領域を高濃度の領域主部と、低濃度の領域とからなる
プロファイルのLightly Doped Drain構造が提案されて
きている（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ ＥＤ−
２９．ＮＯ．４ APRIL１９８２ Ｐ５９０〜）。しか
し、抵抗が相対的に小さい領域主部が更に微小化されて
しまい、前述した高抵抗化を助長することになる。ま
た、ソース・ドレイン領域の特に高濃度部位が直接逆導
電型の基板やウエルに接している構成であることから、
接合容量が大きくなると共に、これをＣ−ＭＯＳ構造に
用いたときにはラッチアップ耐圧が低くなり、素子分離
寸法を大きくしなければならない等高集積化の障害とな
る。
本発明の目的は短チャネル化を図ったＭＯＳＦＥＴのソ
ース・ドレイン領域の低抵抗化を図って高速化を可能に
すると共に、その耐圧の向上および接合容量の低減を可
能とし、更に高集積化を達成することのできる半導体装
置を提供することにある。
ース・ドレイン領域の低抵抗化を図って高速化を可能に
すると共に、その耐圧の向上および接合容量の低減を可
能とし、更に高集積化を達成することのできる半導体装
置を提供することにある。
また、本発明の他の目的は前記した高速作動可能でかつ
高集積化を達成する半導体装置の好適な製造方法を提供
することにある。
高集積化を達成する半導体装置の好適な製造方法を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、オフセット構造に形成したＭＯＳＦＥＴのソ
ース・ドレイン領域における領域主部を深く形成すると
共に、この領域主部と基板側との界面に絶縁膜を介在さ
せる構成とすることにより、耐圧の向上はもとよりソー
ス・ドレイン領域の見かけ上の深さを大きくして低抵抗
化、つまり高速化を達成し、更に接合容量の低減を図
り、しかも短チャネル化により高集積化を達成するもの
である。
ース・ドレイン領域における領域主部を深く形成すると
共に、この領域主部と基板側との界面に絶縁膜を介在さ
せる構成とすることにより、耐圧の向上はもとよりソー
ス・ドレイン領域の見かけ上の深さを大きくして低抵抗
化、つまり高速化を達成し、更に接合容量の低減を図
り、しかも短チャネル化により高集積化を達成するもの
である。
また、ソース・ドレイン領域のオフセット部位を形成し
た後に領域主部の部位に溝を形成し、この溝の表面に絶
縁膜を形成した上で溝内に導電材料を充填することによ
り、前記高速作動型、高集積型の半導体装置の製造を完
成するものである。
た後に領域主部の部位に溝を形成し、この溝の表面に絶
縁膜を形成した上で溝内に導電材料を充填することによ
り、前記高速作動型、高集積型の半導体装置の製造を完
成するものである。
第１図は本発明方法を適用して得られたＮ型ＭＯＳＦＥ
Ｔの１実施例を示している。即ち、Ｐ型のシリコン半導
体基板２の主面上には選択酸化法（ＬＯＣＯＳ法）で形
成したフィールド絶縁膜３を設けて活性領域を画成し、
この活性領域内にＮ−ＭＯＳＦＥＴ１を構成している。
このＮ−ＭＯＳＦＥＴ１はゲート絶縁膜４上に形成した
ゲート電極５と、Ｎ型不純物をドープさせたソース・ド
レイン領域６、６とで構成しており、特にソース・ドレ
イン領域は不純物濃度の低い（Ｎ−）部分７と、７と、
これらの各外側に連続する不純物濃度の高い（Ｎ＋）領
域主部８、８とで形成している。そして、前記領域主部
８、８は基板２の内方に向かって深く形成して低抵抗化
を図っている。また、領域主部８、８と基板２との界面
にはシリコン酸化膜（SiO2膜）からなる絶縁膜９、９を
形成し、各領域主部８、８における接合容量の低減を図
っている。図中、１０，１１はSiO2，ＰＳＧの層間絶縁
膜、１２はＡｌ配線である。
Ｔの１実施例を示している。即ち、Ｐ型のシリコン半導
体基板２の主面上には選択酸化法（ＬＯＣＯＳ法）で形
成したフィールド絶縁膜３を設けて活性領域を画成し、
この活性領域内にＮ−ＭＯＳＦＥＴ１を構成している。
このＮ−ＭＯＳＦＥＴ１はゲート絶縁膜４上に形成した
ゲート電極５と、Ｎ型不純物をドープさせたソース・ド
レイン領域６、６とで構成しており、特にソース・ドレ
イン領域は不純物濃度の低い（Ｎ−）部分７と、７と、
これらの各外側に連続する不純物濃度の高い（Ｎ＋）領
域主部８、８とで形成している。そして、前記領域主部
８、８は基板２の内方に向かって深く形成して低抵抗化
を図っている。また、領域主部８、８と基板２との界面
にはシリコン酸化膜（SiO2膜）からなる絶縁膜９、９を
形成し、各領域主部８、８における接合容量の低減を図
っている。図中、１０，１１はSiO2，ＰＳＧの層間絶縁
膜、１２はＡｌ配線である。
次に以上の構成のＮ−ＭＯＳＦＥＴ１の製造方法を第２
図(A)〜(I)の工程図に基づいて説明する。
図(A)〜(I)の工程図に基づいて説明する。
先ず、第２図(A)のようにＰ型シリコン基板２の主面に
ＬＯＣＯＳ法によりフィールド絶縁膜（SiO2）３を形成
して活性領域を画成すると共に、この活性領域上にゲー
ト絶縁膜（SiO2）４を形成し、更にその上にポリシリコ
ン層を形成した上でこれをパターニングしてゲート電極
５を形成する。しかる後に不純物としてリン(P)を自己
整合によって基板主面にドープさせ、オフセット部７、
７に相当する低濃度のＮ−層７ａ、７ａを形成する。
ＬＯＣＯＳ法によりフィールド絶縁膜（SiO2）３を形成
して活性領域を画成すると共に、この活性領域上にゲー
ト絶縁膜（SiO2）４を形成し、更にその上にポリシリコ
ン層を形成した上でこれをパターニングしてゲート電極
５を形成する。しかる後に不純物としてリン(P)を自己
整合によって基板主面にドープさせ、オフセット部７、
７に相当する低濃度のＮ−層７ａ、７ａを形成する。
次いで、同図(B)のようにシリコンナイトライド膜（Si3
N4）１３およびSiO2膜１４をＣＶＤ法により全面に形成
し、その後これを反応成イオンエッチング法（ＲＩＥ）
によりエッチング除去することにより、同図(C)のよう
にゲート電極５の両側にサイドウオール１５、１５を形
成する。このとき、SiO2膜１４を比較的厚く形成してお
けば、ゲート電極５における断面形状とＲＩＥ法の関係
により、ゲート電極５上にもSiO2膜１４とSi3N4膜１３
を若干残すことができる。そして、このサイドウオール
１５、１５をマスクとしてソース・ドレイン領域６、６
に前記Ｎ−層７ａ、７ａと同じ深さの溝１６、１６をエ
ッチング形成する。
N4）１３およびSiO2膜１４をＣＶＤ法により全面に形成
し、その後これを反応成イオンエッチング法（ＲＩＥ）
によりエッチング除去することにより、同図(C)のよう
にゲート電極５の両側にサイドウオール１５、１５を形
成する。このとき、SiO2膜１４を比較的厚く形成してお
けば、ゲート電極５における断面形状とＲＩＥ法の関係
により、ゲート電極５上にもSiO2膜１４とSi3N4膜１３
を若干残すことができる。そして、このサイドウオール
１５、１５をマスクとしてソース・ドレイン領域６、６
に前記Ｎ−層７ａ、７ａと同じ深さの溝１６、１６をエ
ッチング形成する。
次に、再びSi3N4膜（第２Si3N4膜）１７とSiO2膜（第２
SiO2膜）１８をＣＶＤ法により全面に形成し、かつこれ
をＲＩＥ法によりエッチング処理することにより、同図
(D)のように前記サイドウオール１５、１５の両側ない
し前記溝１６、１６の内立面に第２サイドウオール１
９、１９を形成する。そして、再びこの第２のサイドウ
オール１９、１９をマスクとしそ基板２をエッチング
し、前記溝１６、１６の下側に同図(E)のように、更に
深い新たな溝２０、２０を形成する。
SiO2膜）１８をＣＶＤ法により全面に形成し、かつこれ
をＲＩＥ法によりエッチング処理することにより、同図
(D)のように前記サイドウオール１５、１５の両側ない
し前記溝１６、１６の内立面に第２サイドウオール１
９、１９を形成する。そして、再びこの第２のサイドウ
オール１９、１９をマスクとしそ基板２をエッチング
し、前記溝１６、１６の下側に同図(E)のように、更に
深い新たな溝２０、２０を形成する。
次いで、同図(F)のように、第２SiO2膜１８をエッチン
グ除去した上で溝２０、２０内面を酸化して酸化膜９、
９を絶縁膜として形成する。このとき、領域７、７の側
面は第２SiO2膜１７、１７に被覆されているので酸化膜
が形成されることはない。しかる上で、第２SiO3N4膜１
７を除去した後、同図(G)のように、高濃度にＮ型不純
物をドープしたポリシリコン８ａを全面に堆積させる。
このとき、溝２０、２０はポリシリコン８ａにより充填
される。そして、このポリシリコン８ａを表面からエッ
チングバックすれば、前記溝２０、２０内のポリシリコ
ン８ａのみが残され、同図(H)のように、高濃度不純物
（Ｎ＋）の領域主部８、８が構成される。この領域主部
８、８は低濃度不純物の前記オフセット部７、７と接続
状態にあり、これにより各領域主部８、８と領域７、７
とでソース・ドレイン領域６、６を形成する。
グ除去した上で溝２０、２０内面を酸化して酸化膜９、
９を絶縁膜として形成する。このとき、領域７、７の側
面は第２SiO2膜１７、１７に被覆されているので酸化膜
が形成されることはない。しかる上で、第２SiO3N4膜１
７を除去した後、同図(G)のように、高濃度にＮ型不純
物をドープしたポリシリコン８ａを全面に堆積させる。
このとき、溝２０、２０はポリシリコン８ａにより充填
される。そして、このポリシリコン８ａを表面からエッ
チングバックすれば、前記溝２０、２０内のポリシリコ
ン８ａのみが残され、同図(H)のように、高濃度不純物
（Ｎ＋）の領域主部８、８が構成される。この領域主部
８、８は低濃度不純物の前記オフセット部７、７と接続
状態にあり、これにより各領域主部８、８と領域７、７
とでソース・ドレイン領域６、６を形成する。
しかる上で、ゲート電極５のSiO2膜１４とSi3N4膜１３
を除去し、改めて酸化処理して同図(I)のようにゲート
電極５ないしソース・ドレイン領域６、６上にSiO2膜１
０を形成する。更にその上にＰＳＧ膜１１を形成し、か
つコンタクトホールの形成後にＡｌ配線１２、１２を形
成すれば第１図のＮ−ＭＯＳＦＥＴ１を完成することが
できる。
を除去し、改めて酸化処理して同図(I)のようにゲート
電極５ないしソース・ドレイン領域６、６上にSiO2膜１
０を形成する。更にその上にＰＳＧ膜１１を形成し、か
つコンタクトホールの形成後にＡｌ配線１２、１２を形
成すれば第１図のＮ−ＭＯＳＦＥＴ１を完成することが
できる。
以上のように形成されたＮ−ＭＯＳＦＥＴ１によれば、
ソース・ドレイン領域６、６は不純物濃度の低い領域
７、７と、濃度の高い領域主部８、８とで形成され、か
つゲート電極５とで構成されていることになる。したが
って、短チャネル化した場合にもその耐圧を高いものに
できる。一方、ソース・ドレイン領域６、６にこの構造
により、領域の広い部分を占める領域主部８、８の深さ
を大きくできるのでその低抵抗化を図り、高速化を実現
できる。この場合、領域７、７は従来通りであり、短チ
ャネル化に伴なうしきい値のゲート長依存性の副作用が
生じることはない。更に、領域主部８、８と基板２との
界面には絶縁膜９、９を形成しているので、ソース・ド
レイン領域６、６全体の接合容量を大幅に低減すること
もできる。結局、短チャネル化に伴なう種々の不具合を
防止でき、素子の微細化を図って高集積化を達成でき
る。
ソース・ドレイン領域６、６は不純物濃度の低い領域
７、７と、濃度の高い領域主部８、８とで形成され、か
つゲート電極５とで構成されていることになる。したが
って、短チャネル化した場合にもその耐圧を高いものに
できる。一方、ソース・ドレイン領域６、６にこの構造
により、領域の広い部分を占める領域主部８、８の深さ
を大きくできるのでその低抵抗化を図り、高速化を実現
できる。この場合、領域７、７は従来通りであり、短チ
ャネル化に伴なうしきい値のゲート長依存性の副作用が
生じることはない。更に、領域主部８、８と基板２との
界面には絶縁膜９、９を形成しているので、ソース・ド
レイン領域６、６全体の接合容量を大幅に低減すること
もできる。結局、短チャネル化に伴なう種々の不具合を
防止でき、素子の微細化を図って高集積化を達成でき
る。
ここで、領域主部８、８の絶縁膜９、９は素子間分離用
の絶縁膜として利用することもでき、したがって第３図
のように２個のＭＯＳＦＥＴ１Ａ、１Ｂを近接して配置
することもできる。この構造を同図のように、Ｐウエル
２１、Ｎウエル２２上に形成したＮ−ＭＯＳＦＥＴ１
Ａ、Ｐ−ＭＯＳＦＥＴ１ＢからなるＣ−ＭＯＳデバイス
に適用した場合には、高集積化、高速度化に加えてラッ
チアップ耐圧の向上も可能とされる。第３図中、第１図
に対応する部分には同一符号を付してある。
の絶縁膜として利用することもでき、したがって第３図
のように２個のＭＯＳＦＥＴ１Ａ、１Ｂを近接して配置
することもできる。この構造を同図のように、Ｐウエル
２１、Ｎウエル２２上に形成したＮ−ＭＯＳＦＥＴ１
Ａ、Ｐ−ＭＯＳＦＥＴ１ＢからなるＣ−ＭＯＳデバイス
に適用した場合には、高集積化、高速度化に加えてラッ
チアップ耐圧の向上も可能とされる。第３図中、第１図
に対応する部分には同一符号を付してある。
(1) ＭＯＳＦＥＴのソース・ドレイン領域を低不純物
濃度領域と領域主部とからなるオフセット構造としてい
るので、耐圧の向上を図ることができる。
濃度領域と領域主部とからなるオフセット構造としてい
るので、耐圧の向上を図ることができる。
(2) ソース・ドレイン領域の領域主部のみを深く形成
しているので、短チャネル化に伴なうしきい値のゲート
長依存性の副作用を防止する一方で、ソース・ドレイン
領域の低抵抗化を達成でき、高速化を達成できる。
しているので、短チャネル化に伴なうしきい値のゲート
長依存性の副作用を防止する一方で、ソース・ドレイン
領域の低抵抗化を達成でき、高速化を達成できる。
(3) 領域主部と基板との界面に絶縁膜を形成している
ので、接合容量の低減を図ることができ、高速化を助長
すると共に動作の安定化を図ることができる。
ので、接合容量の低減を図ることができ、高速化を助長
すると共に動作の安定化を図ることができる。
(4) 短チャネル化によっても耐圧の向上、高速化等を
達成できるので、素子の微細化を進めて高集積化を達成
できる。
達成できるので、素子の微細化を進めて高集積化を達成
できる。
(5) ゲート電極の自己整合を利用したエッチング技術
により溝を形成し、溝内面の酸化技術により絶縁膜を形
成し、かつポリシリコンの堆積、エッチングバック技術
によりソース・ドレインの領域主部を形成できるので、
特殊な技術を必要とすることなく、しかも従来のＭＯＳ
ＦＥＴの製造工程に比べて大幅に工程数を増加すること
なく高耐圧、高速、高集積度の半導体装置を製造するこ
とができる。
により溝を形成し、溝内面の酸化技術により絶縁膜を形
成し、かつポリシリコンの堆積、エッチングバック技術
によりソース・ドレインの領域主部を形成できるので、
特殊な技術を必要とすることなく、しかも従来のＭＯＳ
ＦＥＴの製造工程に比べて大幅に工程数を増加すること
なく高耐圧、高速、高集積度の半導体装置を製造するこ
とができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ソース・ド
レイン領域の領域主部を高濃度不純物ポリシリコンに代
えて金属又は金属シリサイドを使用してもよく、低抵抗
化を一層向上することができる。また、溝の形成にはホ
トリソグラフィ技術を利用した選択エッチング法を利用
してもよい。更に、各膜の形成法やポリシリコンの堆積
法にはＣＶＤ法の外種々の方法が利用できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、ソース・ド
レイン領域の領域主部を高濃度不純物ポリシリコンに代
えて金属又は金属シリサイドを使用してもよく、低抵抗
化を一層向上することができる。また、溝の形成にはホ
トリソグラフィ技術を利用した選択エッチング法を利用
してもよい。更に、各膜の形成法やポリシリコンの堆積
法にはＣＶＤ法の外種々の方法が利用できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である基本ＭＯＳＦＥＴに
適用した場合について説明したが、それに限定されるも
のではなくこのＭＯＳＦＥＴを素子とするＩＣ、ＬＳＩ
の全てに適用することができ、特に高速、高集積型の半
導体装置に有効に適用できる。
をその背景となった利用分野である基本ＭＯＳＦＥＴに
適用した場合について説明したが、それに限定されるも
のではなくこのＭＯＳＦＥＴを素子とするＩＣ、ＬＳＩ
の全てに適用することができ、特に高速、高集積型の半
導体装置に有効に適用できる。
第１図は本発明の一実施例の断面図、 第２図(A)〜(I)は製造工程の断面図、 第３図は変形例の断面図である。 １，１Ａ，１Ｂ…ＭＯＳＦＥＴ、２…半導体基板、３…
フィールド絶縁膜、４…ゲート絶縁膜、５…ゲート電
極、６…ソース・ドレイン領域、７…低不純物濃度領
域、８…領域主部、９…絶縁膜、１０…SiO2膜、１１…
ＰＳＧ膜、１５…サイドウオール、１６…溝、１９…第
２サイドウオール、２０…溝、２１…Ｐウエル、２２…
Ｎウエル。
フィールド絶縁膜、４…ゲート絶縁膜、５…ゲート電
極、６…ソース・ドレイン領域、７…低不純物濃度領
域、８…領域主部、９…絶縁膜、１０…SiO2膜、１１…
ＰＳＧ膜、１５…サイドウオール、１６…溝、１９…第
２サイドウオール、２０…溝、２１…Ｐウエル、２２…
Ｎウエル。
Claims (1)
- 【請求項１】半導体基板の主面に選択的に絶縁膜を形成
しこの絶縁膜で画成された活性領域を形成する工程と、 上記活性領域の表面の一部にゲート絶縁膜を介してゲー
ト電極を形成する工程と、 上記ゲート電極をマスクとして上記活性領域表面に不純
物を導入して上記ゲート電極の両側に一対の低濃度の半
導体領域を形成する工程と、 上記ゲート電極および低濃度半導体領域の上に絶縁膜を
形成しこれを反応性イオンエッチングで除去して上記ゲ
ート電極の側壁に第１のサイドウォールを形成する工程
と、 上記ゲート電極部分および第１のサイドウォールをマス
クとして上記ゲート電極の両側の活性領域表面に上記低
濃度半導体領域の深さと同程度の溝を形成する工程と、 上記ゲート電極部分および溝の上に絶縁膜を形成しこれ
を反応性イオンエッチングで除去して上記ゲート電極の
側壁から上記低濃度半導体領域の側壁にかけて第２のサ
イドウォールを形成する工程と、 上記ゲート電極部分および第２のサイドウォールをマス
クとしてエッチングにより上記溝の底を更に深く掘り下
げる工程と、 上記溝の内面に絶縁膜を形成する工程と、 上記第２のサイドウォールを除去し、上記溝内に高濃度
に不純物が導入された半導体材料を充填して上記低濃度
半導体領域とそれぞれ接する一対の高濃度半導体領域を
形成する工程と、 上記高濃度半導体領域の表面に絶縁膜を形成してコンタ
クトホールを開け上記高濃度半導体領域にそれぞれ接す
る電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015213A JPH067596B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015213A JPH067596B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161669A JPS60161669A (ja) | 1985-08-23 |
| JPH067596B2 true JPH067596B2 (ja) | 1994-01-26 |
Family
ID=11882592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015213A Expired - Lifetime JPH067596B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067596B2 (ja) |
Families Citing this family (4)
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-
1984
- 1984-02-01 JP JP59015213A patent/JPH067596B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161669A (ja) | 1985-08-23 |
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