JPH02185114A - 半導体装置のノイズ低減回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 半導体集積回路の電源ノイズを低減するノイズ低減回路
に関し、 内部回路の発生ノイズを、不必要に内部容量を用いるこ
となく効果的に低減することを目的とし、外部の容量負
荷に接続される半導体装置の内部回路と同一チップ上に
形成されたノイズ低減用コンデンサと、前記内部回路の
第１の電圧入力端子へ第１の電圧源よりの電圧を通過又
は遮断する第１のスイッチと、前記内部回路の第２の電
圧入力端子へ前記コンデンサの端子電圧を通過又は遮断
する第２のスイッチと、前記コンデンサの端子電圧を前
記内部回路の非動作期間中に所定値に設定するための第
３のスイッチと、前記内部回路の動ｆ￥開始より一定期
間前記第１のスイッチをオフ、前記第２のスイッチをオ
ンとし、その後該第１のスイッチをオン、該第２のスイ
ッチをオフとするタイミング調整回路とより構成する。

〔産業上の利用分野〕

本発明は半導体装置のノイズ低減回路に係り、特に半導
体集積回路の電源ノイズを低減するノイズ低減回路に関
する。

近年、半導体集積回路（ＩＣ）の大容量化、多機能化に
よりＩＣのＩ１０端子数が増加している。

そのため、パッケージのビン端子数が飛躍的に増加し、
パッケージのサイズが巨大化するに到っている。

これに対し、ＩＣデバイスチップ自体は微細化構造によ
り、進歩した割にチップの大きさはほとんど増大してい
ない。そのため、パッケージの外部端子からチップの内
部パッドまでの距離が増加し、チップ内で発生したノイ
ズにより内部回路が誤動作するようになってきた。

従って、このＩＣの内部ノイズを低減することが必要と
される。

（従来の技術） 従来の半導体装置のノイズ、特に電源ノイズを低減する
方法の一つとして第６図に示す方法があった。同図中、
１１はＩＣデバイスのパッケージで、その電源電圧Ｖ　
用ビン端子１２とｖｓｓ用ビＣ ン嬬子１３その他各種のビン端子を有している。

また、１４は基板配線ＧＮＤ電極で、前記ビン端子１３
に接続されている。

この従来例ではｖｃｃ用ビン端子１２をコンデンサ１５
を介してＧＮＤ電極１４に接続したものである。これに
より、外部から電源ラインへ飛び込むノイズはコンデン
サ１５により吸収され、電源ノイズが低減できる。

第７図は従来の電源ノイズを低減する他の例の構成図を
示す。同図中、１６はパッケージ、１７はチップでパッ
ケージ１６に内蔵されている。このような構成の半導体
装置において、パッケージ１６の内部であって、チップ
１７とパッケージ１６の外部端子部分の間の電源ライン
間にコンデンサ１８がパッケージ１６内部に内蔵されて
いる。

この従来例によれば、第６図のパッケージ１１の外部に
コンデンサを設けた従来例に比べ、よりチップ１７の電
源ラインに近い所にコンデンサ１８を接続しているため
、ノイズをより抑圧することができる。

更に従来の他の電源ノイズ低減方法としては、ＩＣデバ
イス（チップ）のパターン自身の電源ラインに容量用パ
ターンを設ける方法もあった。この従来方法によれば、
内部回路全体に容」用パターンによるノイズ低減動作が
作用し、安定する。

（発明が解決しようとする課題） 前記した第６図及び第７図に示す夫々の従来のノイズ低
減方法は、その等価回路が第８図に示す如く、チップの
内部回路２０とコンデンサＣ（第６図では外付はコンデ
ンサ１２．第７図では内蔵コンデンサ１８）との間に配
線負荷２１．２２が接続された回路となる。

従って、ＩＣデバイスの大容量化、多機能化により、パ
ッケージのサイズが巨大化している現在のＩＣデバイス
においては、配線負荷２１及び２２がかなり大であるた
め、内部回路２０′で発生したノイズはコンデンサＣに
より十分に低減できず、また配線負荷２１．２２は搭載
チップの設計上で計算して付加した値を常に付けるわけ
でなく、内部回路２０で発生するノイズに適した値では
ないため、内部動作に追従できないのが通常であり、悪
影響をもたらしていた。

更に、第７図に示した従来のノイズ低減方法は、パッケ
ージ１６内にチップ１７から配線接続されたノイズ低減
専用のコンデンサ１８を内蔵するために、高価であり、
信頼性も良くなかった。

また、前記したチップのパターンの電源ラインに容量パ
ターンを設けた従来方法（その等価回路はやはり第８図
に示すものと同じになる）は、パターン的な設４が難し
く、あまり実用的ではなかった。

本発明は以上の点に鑑みてなされたもので、内部回路の
発生ノイズを不必要に内部容量を用いることなく効果的
に低減する半導体装置のノイズ低減回路を提供すること
を目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理回路図を示す。同図中、２５は半
導体装置の内部回路、２６はノイズ低減用コンデンサ、
２７はタイミング調整回路、Ｓ　Ｗ　＋は第１のスイッ
チ、ＳＷ２は第２のスイッチ、ＳＷ３は第３のスイッチ
である。なお、コンデンサ２６はスイッチＳＷ３と並列
に接続してもよい。

第３のスイッチＳＶ％ｈはコンデンサ２６の端子電圧を
内部回路２５の非動作期間中に所定値に設定するための
スイッチで、コンデンサ２６の端子電圧は■１となる。

タイミング調整回路２７は内部回路２５の動作開始より
一定期間前記第１のスイッチＳＷｓをオフ、第２のスイ
ッチＳＷ２をオンとし、その後第１のスイッチＳＷｓを
オン、第２のスイッチＳＷ２をオフとする。

（作用〕 本発明はすべてのノイズを除去するのではなく、回路動
作上特に問題となる内部回路のノイズを軽減するもので
、また前記配線負荷２１．２２をほぼゼロとしたもので
ある。従来はスイッチＳＷ２゜８Ｗ３がなく、ＳＷＩの
みであり、しかもスイッチＳ　Ｗ　＋は常時オンであっ
たため、内部回路２５が動作開始すると、その開始時点
で電圧Ｖ１ラインの電圧が第２図に実ＩＩＩで示す如く
大きく低下し、ノイズが発生した。この低下量は内部回
路２５が駆動する負荷の大きさによる。

すなわち、内部回路２５の出力端子は外部端子に他デバ
イスの入出力端子が接続されるので、内部回路２５の駆
動トランジスタが動作するときに、外部の容量負荷が大
きいために急激な電流が駆動トランジスタに流れる。こ
のような急激な電流変化は電圧Ｖ＋　　（例えばＶ、。

）のラインの電圧供給が対応できず、電圧Ｖ＋を上記し
たように大きく低下させてしまう。同様に、電圧ｖ２の
ラインの電圧は第３図に実線■で示す如く急激な上昇を
示す。

本発明では電圧Ｖ１の低下（このときＶ＋＞Ｖ２　）を
減少させることによりノイズ低減を行なう場合はスイッ
チＳ　Ｗ　ｓを設けるものであり、この場合についてま
ず説明する。スイッチＳ　Ｗ　３により内部回路２５の
非動作期間中はコンデンサ２６は電圧Ｖ＋がスイッチＳ
　Ｗ　３を介して印加され、その端子電圧はｖｌとなっ
ている。

この状態において、時刻ｔ１で内部回路２５が動作開始
するものとすると、タイミング調整回路２７によりスイ
ッチＳ　Ｗ　＋がオフ、ＳＷ２がオン、ＳＷｓがオフと
される。これにより、コンデンサ２６の端子電圧が内部
回路２５に印加される。

コンデンサ２６の放電が終了する以前の一定時間経過し
て時刻ｔ２になるとタイミング調整回路２７によりスイ
ッチＳ　Ｗ　＋がオン、ＳＷ２がオフ、ＳＷ３がオフに
切換えられるため、内部回路２５には電圧Ｖ＋がスイッ
チＳ　Ｗ　＋を介して印加される。内部回路２５の動作
中はこの状態が保持される。

従って、・内部回路２５はその動作開始直後の一定期ａ
（ｉ＋〜ｔ２）だけ、コンデンサ２６の端子電圧が内部
回路２５にｖ１ラインに代えて印加されるので、時刻ｔ
１〜ｔ２の一定期間は第２図に破線■で示す如く変化は
ない。その後時刻ｔ２で電圧ラインからＶ＋が印加され
るが、その時点では既に外部の官員負荷へはコンデンサ
２６からの端子電圧によって成る程度充電が行なわれて
いるので、■１ラインの電圧は第２図に破線■で示す如
く時刻ｔ２以降のレベル低下は極めて小で済む。

また、電圧Ｖ＋　＜Ｖｚであり、−かつ、内部回路２５
がＶ１ラインからの電圧変化が問題となる回路であると
きは、コンデンサ２６はスイッチＳＷｓに並列に接続す
る。この場合もタイミング調整回路２７はスイッチＳＷ
＋　、ＳＷ２を上記と同様にスイッチング制御し、時刻
１．で内部回路２５が動作開始した時点から時刻ｔ　１
１までの一定期間はスイッチＳ　Ｗ　＋をオフ、ＳＷ２
をオンとし、またＳ　Ｗ　ｓをオフとするから、この期
間では■１ラインの電圧は第３図に破線■で示す如く変
化はなく、また外部の容量負荷の充電電荷が内部回路２
５を通してコンデンサ２６に成る程度引き抜かれる。

その後、時刻ｔｎでスイッチＳＷＩがオン、ＳＷ２がオ
フに切換えられ、■１ラインがスイッチＳ　Ｗ　＋を介
して内部回路２５に接続されると、外部の容量負荷の充
ｍｍ荷が内部回路２５を通してＶ＋ラインへ放電される
が、容量負荷の放電はこの時点は成る程度進んでいるの
で、放電電流によるｖ１ラインの電位上昇は第３図に破
線■で示す如〈従来より小となる。

なお、内部回路２５の動作終了後はスイッチＳ　Ｗ　＋
及びＳＷ２は共にオフとされ、ＳＷ３がオンとされる。

〔実施例〕

第４図は本発明の第１実施例の回路図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。第４図において、内部回路２５はＰ
チャンネルＭＯ８型電界効果トランジスタ（以下、単に
トランジスタという）Ｐ４とＮチャンネルトランジスタ
Ｎ１とよりなるＣＭＯＳインバータなどから構成されて
おり、その出力端子はパッド３０を介してＩＣデバイス
のパッケージの外部の容量負荷３１に接続されている。

また、Ｐ＋　、Ｐ２及びＰ３は夫々前記第１．第２及び
第３のスイッチＳＷ＋　、ＳＷ２及びＳ　Ｗ　３に相当
にするスイッチング用Ｐチャンネルトランジスタで、ト
ランジスタＰ＋　、Ｐ３の各ソースはｖｃ−源ライン３
２に接続され、トランジスタＰ＋　、Ｐ２及びＰ３の各
ゲートはタイミング調整回路３３に夫々接続されている
。また、トランジスタＰ２のソースはトランジスタＰ＋
のドレインとＰ４のソースに夫々接続され、Ｐ２のドレ
インはＰ３のドレインとＮチャンネルトランジスタＮ２
のゲートに夫々接続されている。

トランジスタＮ２はそのドレインとソースが短絡されて
おり、これにより前記コンデンサ２６に相当する容量素
子として動作するようにされている。すなわち、本実施
例ではコンデンサ２６は内部回路２５のすぐ近くに接続
されるから、容量の大なるものでなくてもよく、第７図
のような専用のコンデンサ１８は不要であり、トランジ
スタＮＺで代用することができ、またコンデンサ内蔵の
工程も不要なので安価である。

次に本実施例の動作について説明するに、内部回路２５
が非動作のときは、タイミング調整回路３３の出力信号
により、トランジスタＰ＋及びＰ２が夫々オフ、トラン
ジスタＰ３がオンとされているため、トランジスタＮ２
にｖＣｏＷｉ源ライン３２からの電ｉｌ！電圧ｖＣＣが
印加され、トランジスタＮ２が充電されている。

次にトランジスタＰ４をオンにする信号が入力されると
、この信号が分岐して入力されるタイミング調整口路３
３はトランジスタＰ２をオンとする信号を出力すると共
に、トランジスタＰ１及びＰ３を夫々オフとする信号を
出力する。トランジスタＰ２のオンにより、トランジス
タＮｚに蓄えられていた充電電荷がトランジスタＰ２の
ドレイン、ソースを通してトランジスタＰ４のソースに
印加され、トランジスタＰ４がオンとなる。

トランジスタＰ４のオンによりＰ４にドレイン電流が流
れ、外部容量負荷３１を充電するが、この時のＰ４の電
源電圧はトランジスタＮ２の端子電圧であるから、ｖｃ
ｃ電源ライン３２の電源電圧ｖＣｃの低下は全く生じな
い。

一定時間経過するとタイミング調整回路３３はトランジ
スタＰ＋をオンに切換える信号をＰ＋のゲートへ供給す
ると共に、トランジスタＰ２及びＰ３を夫々オフとする
信号をＰ２及びＰ３の各ゲートへ供給する。これにより
、トランジスタＰ１を通して■ｃＣ％ｉ源ライン３２か
らの電源電圧ｖＣｃがトランジスタＰ４のソースへ供給
される。

このとき、トランジスタＰ４を流れる′Ｉ４流がパッド
３０を介して外部負荷容量３１へ供給されるが、外部負
荷容」３１はこの時点では既にある程度充電されている
ので、電流変化はそれほど大きくなくて済み、よってｖ
ｃｃ電源の低下は従来に比べて大幅に緩和され、ノイズ
が低減できる。

上記の状態がトランジスタＰ４のオン期間中継続する。

その後トランジスタＰ４がオフになると、タイミング調
整回路３３の出力信号により、トランジスタＰ１及びＰ
２が夫々オフ、Ｐ３がオンとなるように切換制御される
。

本実施例はＶ。。電源の内部回路２５の動作開始直後の
大幅な低下によるノイズが問題になる場合の実施例であ
るが、ｖ、Ｓ１！源の内部回路２５の動作開始直後の大
幅な上昇（第３図に実線■で示した）によるノイズが問
題になることもある。次の第５図に示す第２実施例はこ
の場合の実施例で、第５図中、第４図と同一構成部分に
は同一符号を付し、その説明を省略する。

第５図において、Ｎｓ　、Ｎ４及びＮｓは前記第１、第
２及び第３のスイッチＳＷ＋　、ＳＷｚ及びＳ　Ｗ　３
に相当するスイッチング用Ｎチャンネルトランジスタで
、各々のゲートはタイミング調整回路３４の出力端子に
接続されており、またトランジスタＮ３及びＮｓの各ソ
ースはソース電源ｖＳＳに接続されている。

かかる構成において、内部回路２５がオフであるときは
トランジスタＮ３及びＮ４が各々オフ、トランジスタＮ
ｓがオンとされているので、トランジスタＮ２の充電電
荷はトランジスタＮ５を介して完全に放電された状態に
なっている。

この状態でトランジスタＮ１をオンとする信号が入力さ
れると、タイミング調整回路３４はトランジスタＮ４を
オンとする信号を出力する一方、トランジスタＮ３及び
Ｎｓを各々オフに制御する。

これにより、外部容量負荷３１の充電電荷はバッド３０
．トランジスタＮ１のトレインに放電されてこれをオン
とし、更にＮ＋のソース、トランジスタＮ４のドレイン
、ソースを介してトランジスタＮ２のゲートに放電され
、Ｎ２のゲート容量等を充電する。このＮ２への充電の
ため、７３８Ｍ源の上昇は生じない。

その後、上記放電が完了する前にタイミング調整回路３
４はトランジスタＮ３をオン、Ｎ４及びＮｓを夫々オフ
に制御する。これにより、前記外部容量負荷３１の充電
電荷はトランジスタＮ３を介してＶｓ５電源ラインへ放
電されるが、この時点での充ＮＮＷＩｍはかなり減少し
ているので、ＶｓｓＮ源ライシライン電電流は少なく、
よって第３図に破線■で示したように■ｓｓ電源の上昇
は従来に比べて大幅に少なくなり、よってその上昇に伴
うノイズも少なくなる。

なお、本発明は上記の実施例に限定されるものではなく
、例えばスイッチＳＷ３に相当するトランジスタＰｓ　
、Ｎｓとして、スイッチＳＷｓに相当するトランジスタ
Ｐ＋　、Ｎ３の駆動能力に比べて駆動能力が十分に小な
るトランジスタを用い、かつ、そのトランジスタＰ３　
、Ｎｓを常時オンのまま動作させるようにしてもよい。

この場合はトランジスタＰ＋　、Ｎｓ又はＰ２゜Ｎ４を
オンに制御したときは、トランジスタＰ３゜Ｎｓの駆動
能力が小さいことからオン状態でも電流は殆ど流れず、
駆動能力の大なるトランジスタＰ＋　、ＮＺ　　（又は
Ｐ２　、　Ｎａ　）に殆ど電流が流れるから実質的に前
記実施例の動作を行なわせることができる。従って、こ
の場合はトランジスタＰｓ　、Ｎｓのタイミング制御は
不要となり、タイミング調整回路２７．３３をより簡単
な構成とすることができる。

また、本発明は第１及び第２実施例を併用してもよく、
更にＩ源電圧以外の他の電圧急変によるノイズにも適用
できる。

〔発明の効果〕

上述の如く、本発明によれば、ノイズ発生が問題となる
内部回路のすぐ近くに、かつ、同一チップ上に内部回路
に対する電圧供給又は電流出力を短詩ｉｌＨ代りする手
段を設けたので、内部回路の電圧急変を抑え、それによ
りノイズを低減することができ、また、ノイズ低減用コ
ンデンザの容量が少な（、チップに対する配線及びパッ
ケージ内蔵のための工程が不要であるので同一パッケー
ジ内にコンデンサを内蔵した従来方法に比べ安価に構成
でき、更にプロセスやパターン設計も従来と殆ど変らず
、ノイズを発生する場所に集中的に適切な値を回路計算
で設定できるため、無駄な部分がなくなり、不必要な内
部容社が不要となり、内部回路全体のノイズの低減がで
きる等の特長を有するものである。

２６はノイズ低減用コンデンサ、 ２７はタイミング調整回路、 ３１は外部容量負荷、 Ｓ　Ｗ　＋は第１のスイッチ、 ＳＷ２は第２のスイッチ、 ＳＷｚは第３のスイッチ を示す。

Claims (1)

1. 【特許請求の範囲】 外部の容量負荷に接続される半導体装置の内部回路（２
   ５）と同一チップ上に形成されたノイズ低減用コンデン
   サ（２６）と、 前記内部回路（２５）の第１の電圧入力端子へ第１の電
   圧源よりの電圧を通過又は遮断する第１のスイッチ（Ｓ
   Ｗ＿１）と、 前記内部回路（２５）の第２の電圧入力端子へ前記コン
   デンサ（２６）の端子電圧を通過又は遮断する第２のス
   イッチ（ＳＷ＿２）と、 前記コンデンサ（２６）の端子電圧を前記内部回路（２
   ５）の非動作期間中に所定値に設定するための第３のス
   イッチ（ＳＷ＿３）と、 前記内部回路（２５）の動作開始より一定期間前記第１
   のスイッチ（ＳＷ＿１）をオフ、前記第２のスイッチ（
   ＳＷ＿２）をオンとし、その後該第１のスイッチ（ＳＷ
   ＿１）をオン、該第２のスイッチ（ＳＷ＿２）をオフと
   するタイミング調整回路（２７）と、 より構成したことを特徴とする半導体装置のノイズ低減
   回路。