JPH0341818A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH0341818A JPH0341818A JP1175452A JP17545289A JPH0341818A JP H0341818 A JPH0341818 A JP H0341818A JP 1175452 A JP1175452 A JP 1175452A JP 17545289 A JP17545289 A JP 17545289A JP H0341818 A JPH0341818 A JP H0341818A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はバッファ回路に関するものである。
（従来の技術）
以下第４図〜第６図を参照して従来技術によるバッファ
回路について説明する。
回路について説明する。
従来、高速動作の必要な出力には、増幅器として電流駆
動力の大きなインバータ等を使用し、出力端子につなが
る負荷容量の充、放電を速くして信号の立ち上がり時間
と、立ち下がり時間のスピードを高速に動作させてきた
。
動力の大きなインバータ等を使用し、出力端子につなが
る負荷容量の充、放電を速くして信号の立ち上がり時間
と、立ち下がり時間のスピードを高速に動作させてきた
。
第４図は従来の高速出力回路の出力波形を示している。
このようにインバータを使用し、高速動作させた場合、
正規の信号より高いレベルを出力（オーバーシュート）
したり正規の信号より低いレベルを出力（アンダーシュ
ート）したりするようになり、これらの出力につながる
他の回路部において誤動作の原因となったり、特性の劣
化を引き起すという問題があった。
正規の信号より高いレベルを出力（オーバーシュート）
したり正規の信号より低いレベルを出力（アンダーシュ
ート）したりするようになり、これらの出力につながる
他の回路部において誤動作の原因となったり、特性の劣
化を引き起すという問題があった。
オーバーシュートやアンダーシュートの原因は、ＩＣチ
ップ内部やリードフレーム、その地主電源までの配線に
寄生するインダクタンス成分により、電荷移動の際の起
電力が発生することによるものであるといわれている。
ップ内部やリードフレーム、その地主電源までの配線に
寄生するインダクタンス成分により、電荷移動の際の起
電力が発生することによるものであるといわれている。
よって、瞬時電流が大きければより大きな起電力を発生
することとなるためこの瞬時電流を少なくすることによ
り、オーバーシュートやアンダーシュートを抑えていた
。
することとなるためこの瞬時電流を少なくすることによ
り、オーバーシュートやアンダーシュートを抑えていた
。
従来のインバータでは瞬時電流を少なくする方法として
例えばトランジスタの大きさ（Ｗ／ Ｌ ）を小さくし
たり、出力端子につながる出力トランジスタのゲートに
抵抗を接続する方法がある。従来のバッファ回路及びそ
の出力波形を第５図及び第６図に示す。
例えばトランジスタの大きさ（Ｗ／ Ｌ ）を小さくし
たり、出力端子につながる出力トランジスタのゲートに
抵抗を接続する方法がある。従来のバッファ回路及びそ
の出力波形を第５図及び第６図に示す。
第５図に示すように従来のバッファ回路は入力端子（５
１）と出力端子（５２）の間にインバータ（５３）（５
４） （５５）がそれぞれ並列に接続され且つ、これら
インバータを構成するＭＯＳトランジスタ（出力トラン
ジスタ）のゲートに抵抗（５６）’（５７）が接続され
ている。このように構成されたバッファ回路の各インバ
ータは同時に動作せず、順次遅延して動作するため、瞬
時電流が少なくなる。
１）と出力端子（５２）の間にインバータ（５３）（５
４） （５５）がそれぞれ並列に接続され且つ、これら
インバータを構成するＭＯＳトランジスタ（出力トラン
ジスタ）のゲートに抵抗（５６）’（５７）が接続され
ている。このように構成されたバッファ回路の各インバ
ータは同時に動作せず、順次遅延して動作するため、瞬
時電流が少なくなる。
この回路による出力波形を第６図に示している。
この出力波形かられかるように、このような回路ではオ
ーバーシュートやアンダーシュートは、抑えられるが、
出力信号の立ち上がり（ｔｒ）と立ち下がり（ｔｆ’）
に時間がかかり、高速動作に反することとなる。
ーバーシュートやアンダーシュートは、抑えられるが、
出力信号の立ち上がり（ｔｒ）と立ち下がり（ｔｆ’）
に時間がかかり、高速動作に反することとなる。
（発明が解決しようとする課題）
上記のようなバッファ回路では、出力端子に接続された
各インバータを構成するＭｏｓトランジスタ（出力トラ
ンジスタ）のゲートに抵抗を接続することにより各イン
バータ（５３）（５４） （５５）の動作を遅延させ、
瞬時電流を少なくすることができるが、出力信号の立ち
上がり時間と立ち下がり時間のスピードが遅くなり、高
速化が要求されるＬＳＩにとって大きな問題となってい
た。
各インバータを構成するＭｏｓトランジスタ（出力トラ
ンジスタ）のゲートに抵抗を接続することにより各イン
バータ（５３）（５４） （５５）の動作を遅延させ、
瞬時電流を少なくすることができるが、出力信号の立ち
上がり時間と立ち下がり時間のスピードが遅くなり、高
速化が要求されるＬＳＩにとって大きな問題となってい
た。
本発明は上記のような従来技術によるバッファ回路の欠
点を除去し、出力信号にみられるオーバーシュートやア
ンダーシュートを抑えた高速動作可能なバッファ回路を
提供することを目的とする。
点を除去し、出力信号にみられるオーバーシュートやア
ンダーシュートを抑えた高速動作可能なバッファ回路を
提供することを目的とする。
［発明の構成］
（課題を解決す、るための手段）
上記目的を達成するために本発明においては、入力端子
に接続されたインバータと、 それぞれのゲートが前記入力端子に接続され、且つそれ
ぞれ直列接続された第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタと、第１の電源と第１のＭＯＳト
ランジスタの間に直列接続された第１の制御部と、 第２の電源と第２のＭＯＳトランジスタの間に直列接続
された第２の制御部と、を有し、第１及び第２のＭＯＳ
トランジスタの共通接続点には、インバータの出力端子
が接続されており、第１及び第２の制御部は共通接続点
よりとり出された出力端子と、第１又は第２の電源間の
電流量を制御することを備えたバッファ回路を提供する
。
に接続されたインバータと、 それぞれのゲートが前記入力端子に接続され、且つそれ
ぞれ直列接続された第１のＭＯＳトランジスタ及び第２
のＭＯＳトランジスタと、第１の電源と第１のＭＯＳト
ランジスタの間に直列接続された第１の制御部と、 第２の電源と第２のＭＯＳトランジスタの間に直列接続
された第２の制御部と、を有し、第１及び第２のＭＯＳ
トランジスタの共通接続点には、インバータの出力端子
が接続されており、第１及び第２の制御部は共通接続点
よりとり出された出力端子と、第１又は第２の電源間の
電流量を制御することを備えたバッファ回路を提供する
。
（作 用）
このようなバッファ回路によれば、入力端子からの人力
信号がＬｏｗレベルからＨｉｇｈレベルへ、あるいはＨ
ｉｇｈレベルからＬｏｗレベルへ、変化する過渡状態に
おいて、負荷容量を充、放電するための出力トランジス
タの能力を出力電圧の状態によって制御し、出力信号の
立ち上がりや立ち下がりの瞬間は十分にその出力トラン
ジスタに駆動能力を与え、必要で無くなった時には駆動
能力を抑えることを行なう機能を有したバッファ回路を
提供できる。
信号がＬｏｗレベルからＨｉｇｈレベルへ、あるいはＨ
ｉｇｈレベルからＬｏｗレベルへ、変化する過渡状態に
おいて、負荷容量を充、放電するための出力トランジス
タの能力を出力電圧の状態によって制御し、出力信号の
立ち上がりや立ち下がりの瞬間は十分にその出力トラン
ジスタに駆動能力を与え、必要で無くなった時には駆動
能力を抑えることを行なう機能を有したバッファ回路を
提供できる。
（実施例）
以下第１図〜第３図を参照して、本発明の実施例に係る
バッファ回路（ＣＭＯＳ出力バッファ回路）を説明する
。
バッファ回路（ＣＭＯＳ出力バッファ回路）を説明する
。
第１図は、本発明の第１の実施例に係るＣＭＯＳ出力バ
ッファ回路の回路図である。第３図にこのＣＭＯＳ出力
バッファ回路による出力波形を示す。
ッファ回路の回路図である。第３図にこのＣＭＯＳ出力
バッファ回路による出力波形を示す。
このＣＭＯＳ出力バッファ回路は、電源とアースとの間
にＰチャネルトランジスタ（１２）とＮチャネルトラン
ジスタ（１３）が直列接続され且つそれぞれのゲートに
は入力端子（１１）からの人力信号が供給されているイ
ンバータ（１４）と、電源とアースとの間に直列接続さ
れＰチャネルトランジスタ（１５） 、 （１７）とＮ
チャネルトランジスタ（１Ｂ）、（１８）が直列接続さ
れ且つＰチャネルトランジスタ（１７）及びＮチャネル
トランジスタ（１８）のゲートには、インバータ（１４
）の出力信号が入力され、又Ｐチャネルトランジスタ（
１５）及びＮチャネルトランジスタ〈１８）には入力端
子からの入力信号が供給されている制御部（２０ａ）を
有したインバータ（２０ｂ）とから構成されている。
にＰチャネルトランジスタ（１２）とＮチャネルトラン
ジスタ（１３）が直列接続され且つそれぞれのゲートに
は入力端子（１１）からの人力信号が供給されているイ
ンバータ（１４）と、電源とアースとの間に直列接続さ
れＰチャネルトランジスタ（１５） 、 （１７）とＮ
チャネルトランジスタ（１Ｂ）、（１８）が直列接続さ
れ且つＰチャネルトランジスタ（１７）及びＮチャネル
トランジスタ（１８）のゲートには、インバータ（１４
）の出力信号が入力され、又Ｐチャネルトランジスタ（
１５）及びＮチャネルトランジスタ〈１８）には入力端
子からの入力信号が供給されている制御部（２０ａ）を
有したインバータ（２０ｂ）とから構成されている。
まず、入力端子（１１）の入力がＨｔｇｈレベルで、出
力がＬｏｗレベル状態である場合、ゲートが出力端子（
（９〉に、接続されたＰチャネルトランジスタ（１７）
は出力端子〈１９）のＬｏｗレベルを受けてＯＮＬ、て
いる状態にある。入力端子（１１）の入力がＨｉｇｈレ
ベルからＬｏｗレベルに変化した時、Ｐチャネルトラン
ジスタ（１７）がＯＮしていることにより、Ｐチャネル
トランジスタ（１５）と、インバータ（１４）のＰチャ
ネルトランジスタ（（２）の両方で出力Ｌｏｗレベルを
Ｈｉｇｈレベルに上げようとする。（第３図■）このた
め、出力信号は急速にＨｉｇｈレベル近くまで上がるが
出力信号のレベルが高くなるにつれて、Ｐチャネルトラ
ンジスタ（１７）がＣｕｔ ０ＦＦＬようとするので
しだいにＨｉｇｈレベルへの出力能力が減衰していき、
出力端子（１９）が電源電圧−ｌ ＶｉｈＰ １以上に
なったとき、インバータ（Ｉ４）のＰチャネルトランジ
スタ〈１２〉のみによって出力端子（１９）にＨｉｇｈ
レベルを出力して安定する。（第３図■〜■）次に入力
端子（１１）の入力信号がＬｏｗレベルからＨｉｇｈレ
ベルへ変化した時、出力端子にゲートをつながれたＮチ
ャネルトランジスタ０８）は出力端子のＨｉｇｈレベル
を受けてＯＮＬでいることにより、Ｎチャネルトランジ
スタ（ｉ６）及びインバータ（１４）のＮチャネルトラ
ンジスタ（１３）の両方で出力ＨｉｇｈレベルをＬｏｗ
レベルへ下げようとする。（第２図■）このため出力信
号は急速にＬｏｗレベル近くまで下がるがこのＬｏｗレ
ベルを受けてＮチャネルトランジスタ（１８）がＣｕｔ
ＯＦＦＬようとするのでしだいにＬｏｗレベルへの出力
能力が減衰していき、出力端子インバータ（１４）のＮ
チャネルトランジスタ（１３）のみによって出力端子（
１９）にＬｏｗレベルを出力して安定する（第３図■〜
■）。
力がＬｏｗレベル状態である場合、ゲートが出力端子（
（９〉に、接続されたＰチャネルトランジスタ（１７）
は出力端子〈１９）のＬｏｗレベルを受けてＯＮＬ、て
いる状態にある。入力端子（１１）の入力がＨｉｇｈレ
ベルからＬｏｗレベルに変化した時、Ｐチャネルトラン
ジスタ（１７）がＯＮしていることにより、Ｐチャネル
トランジスタ（１５）と、インバータ（１４）のＰチャ
ネルトランジスタ（（２）の両方で出力Ｌｏｗレベルを
Ｈｉｇｈレベルに上げようとする。（第３図■）このた
め、出力信号は急速にＨｉｇｈレベル近くまで上がるが
出力信号のレベルが高くなるにつれて、Ｐチャネルトラ
ンジスタ（１７）がＣｕｔ ０ＦＦＬようとするので
しだいにＨｉｇｈレベルへの出力能力が減衰していき、
出力端子（１９）が電源電圧−ｌ ＶｉｈＰ １以上に
なったとき、インバータ（Ｉ４）のＰチャネルトランジ
スタ〈１２〉のみによって出力端子（１９）にＨｉｇｈ
レベルを出力して安定する。（第３図■〜■）次に入力
端子（１１）の入力信号がＬｏｗレベルからＨｉｇｈレ
ベルへ変化した時、出力端子にゲートをつながれたＮチ
ャネルトランジスタ０８）は出力端子のＨｉｇｈレベル
を受けてＯＮＬでいることにより、Ｎチャネルトランジ
スタ（ｉ６）及びインバータ（１４）のＮチャネルトラ
ンジスタ（１３）の両方で出力ＨｉｇｈレベルをＬｏｗ
レベルへ下げようとする。（第２図■）このため出力信
号は急速にＬｏｗレベル近くまで下がるがこのＬｏｗレ
ベルを受けてＮチャネルトランジスタ（１８）がＣｕｔ
ＯＦＦＬようとするのでしだいにＬｏｗレベルへの出力
能力が減衰していき、出力端子インバータ（１４）のＮ
チャネルトランジスタ（１３）のみによって出力端子（
１９）にＬｏｗレベルを出力して安定する（第３図■〜
■）。
この様なＣＭＯＳ出力バッファ回路によれば、Ｐチャネ
ルトランジスタ（１５） （１７）及びＮチャネルトラ
ンジスタ（１Ｂ）、（１ｇ）は出力端子がＬｏｗからＨ
ｉｇｈレベルへあるいはＨｉｇｈレベルからＬｏｗレベ
ルへ変化しようとする過渡状態において出力信号の立ち
上がり時間゛及び立ち下がり時間の高速化に寄与する。
ルトランジスタ（１５） （１７）及びＮチャネルトラ
ンジスタ（１Ｂ）、（１ｇ）は出力端子がＬｏｗからＨ
ｉｇｈレベルへあるいはＨｉｇｈレベルからＬｏｗレベ
ルへ変化しようとする過渡状態において出力信号の立ち
上がり時間゛及び立ち下がり時間の高速化に寄与する。
出力信号の変化が完了する（電源レベルあるいはＧＮＤ
レベルまで変化する）以前に（−１ＶｔｈＰ ｌあルイ
ハｖｔｈＮ）ニソノ出力能力が減衰して出力波形をゆる
やかにする。よって第３図に示すような出力波形を得る
ことができる。
レベルまで変化する）以前に（−１ＶｔｈＰ ｌあルイ
ハｖｔｈＮ）ニソノ出力能力が減衰して出力波形をゆる
やかにする。よって第３図に示すような出力波形を得る
ことができる。
つまり、オーバーシュートやアンダーシュートの原因と
なっていた瞬時電流が出力完了付近第３図■及び■では
抑えられていることがわかる。
なっていた瞬時電流が出力完了付近第３図■及び■では
抑えられていることがわかる。
第２図は本発明の第２の実施例によるＣＭＯＳ出力バッ
フ７回路の回路図である。
フ７回路の回路図である。
このＣＭＯ３出力バッフ７回路は、電源とアースとの間
にＰチャネルトランジスタ（２２）とＮチャネルトラン
ジスタ（２３）が直列接続され且つそれぞれのゲートに
は入力端子からの人力信号が供給されているインバータ
（２４）と、電源とアースとの間にＰチャネルトランジ
スタ（２５） 、 （２７）とＮチャネルトランジスタ
（２Ｂ） 、 （２ｇ）が直列接続され且つＰチャネル
トランジスタ（２７）のゲートにはＰチャネルトランジ
スタ（２５）及び（２７）の共通接続点の電位が供給さ
れ、Ｎチャネルトランジスタ（２８〉のゲートにはＮチ
ャネルトランジスタ（２Ｂ〉及び（２８〉の共通接続点
の電位が供給され又、Ｐチャネルトランジスタ〈２５〉
およびＮチャネルトランジスタ（２６）には人力信号〈
２１）からの入力信号が供給されている制御部（３０１
）、（３０２）を有したインバータ（３１）とから構成
されている。
にＰチャネルトランジスタ（２２）とＮチャネルトラン
ジスタ（２３）が直列接続され且つそれぞれのゲートに
は入力端子からの人力信号が供給されているインバータ
（２４）と、電源とアースとの間にＰチャネルトランジ
スタ（２５） 、 （２７）とＮチャネルトランジスタ
（２Ｂ） 、 （２ｇ）が直列接続され且つＰチャネル
トランジスタ（２７）のゲートにはＰチャネルトランジ
スタ（２５）及び（２７）の共通接続点の電位が供給さ
れ、Ｎチャネルトランジスタ（２８〉のゲートにはＮチ
ャネルトランジスタ（２Ｂ〉及び（２８〉の共通接続点
の電位が供給され又、Ｐチャネルトランジスタ〈２５〉
およびＮチャネルトランジスタ（２６）には人力信号〈
２１）からの入力信号が供給されている制御部（３０１
）、（３０２）を有したインバータ（３１）とから構成
されている。
まず入力端子（２１）の入力がＨｉｇｈレベルで出力が
Ｌｏｗレベルである状態から人力がＨｉｇｈレベルから
Ｌｏｗレベルに変化した時、Ｐチャネルトランジスタ（
２２） 、 （２５）がＯＮＬ、、Ｐチャネルトランジ
スタ（２５）がＯＮすることにより、Ｐチャネルトラン
ジスタ（２７）がＯＮＬ出力レベルをＨｉｇｈレベルを
上げようとする。出力信号レベルが高くなるにつれＰチ
ャネルトランジスタ（２７）は高抵抗になり出力端子（
２９）の電圧が電源電圧−ＶｔｈＰ１以上になったとき
インバータ（２４）のＰチャネルトランジスタ（２２〉
のみによって出力端子（２９）にＨｉｇｈレベルを出力
して安定する。
Ｌｏｗレベルである状態から人力がＨｉｇｈレベルから
Ｌｏｗレベルに変化した時、Ｐチャネルトランジスタ（
２２） 、 （２５）がＯＮＬ、、Ｐチャネルトランジ
スタ（２５）がＯＮすることにより、Ｐチャネルトラン
ジスタ（２７）がＯＮＬ出力レベルをＨｉｇｈレベルを
上げようとする。出力信号レベルが高くなるにつれＰチ
ャネルトランジスタ（２７）は高抵抗になり出力端子（
２９）の電圧が電源電圧−ＶｔｈＰ１以上になったとき
インバータ（２４）のＰチャネルトランジスタ（２２〉
のみによって出力端子（２９）にＨｉｇｈレベルを出力
して安定する。
次に入力信号がＬｏｗレベルからＨｉｇｈレベルへ変化
した時、インバータ（２４）のＮチャネルトランジスタ
（２３）及びＮチャネルトランジスタ（２Ｂ）、（２８
）はＯＮＬ、、−気に出力ＨｉｇｈレベルをＬｏｗレベ
ルへ下げようとする。出力レベルがＬｏｗレベルに近づ
くとＮチャネルトランジスタ（２８）は高抵抗になり出
力端子（２９）の電圧がＶｔｈＮ以下になったときイン
バータ（２４）のＮチャネルトランジスタ（２３）の出
力のみによりＬｏｗレベルを出力し安定する。
した時、インバータ（２４）のＮチャネルトランジスタ
（２３）及びＮチャネルトランジスタ（２Ｂ）、（２８
）はＯＮＬ、、−気に出力ＨｉｇｈレベルをＬｏｗレベ
ルへ下げようとする。出力レベルがＬｏｗレベルに近づ
くとＮチャネルトランジスタ（２８）は高抵抗になり出
力端子（２９）の電圧がＶｔｈＮ以下になったときイン
バータ（２４）のＮチャネルトランジスタ（２３）の出
力のみによりＬｏｗレベルを出力し安定する。
このようなＣＭＯ３出力バッフ７回路によれば、第１の
実施例同様に人力がＬｏｗレベルからＨｉｇｈレベルへ
あるいはＨｉｇｈレベルからＬｏｗレベルへ変化した瞬
間は、Ｐチャネルトランジスタ（２５） 、 （２７）
及びＮチャネルトランジスタ（２Ｂ） 、 （２８）は
立ち上がり立ち下がりの高速化に寄与し、出力信号の変
化が完了する以前にその出力が減衰する。それにより第
３図同様の出力波形を得ることができる。
実施例同様に人力がＬｏｗレベルからＨｉｇｈレベルへ
あるいはＨｉｇｈレベルからＬｏｗレベルへ変化した瞬
間は、Ｐチャネルトランジスタ（２５） 、 （２７）
及びＮチャネルトランジスタ（２Ｂ） 、 （２８）は
立ち上がり立ち下がりの高速化に寄与し、出力信号の変
化が完了する以前にその出力が減衰する。それにより第
３図同様の出力波形を得ることができる。
よってオーバーシュートやアンダーシュートを抑え且つ
、高速に動作できるＣＭＯ８出力バッフ７回路を得るこ
とができる。
、高速に動作できるＣＭＯ８出力バッフ７回路を得るこ
とができる。
尚、入力端子（１１）及び（２１）は、論理回路に接続
され出力端子（１９）及び出力ピンに接続される仕様が
考えられる。
され出力端子（１９）及び出力ピンに接続される仕様が
考えられる。
［発明の効果コ
以上詳述したように本発明によれば出力レベルのオーバ
ーシュートやアンダーシュートを抑えた高速動作可能な
ＣＭＯＳ出力バッファ回路を提供することができる。
ーシュートやアンダーシュートを抑えた高速動作可能な
ＣＭＯＳ出力バッファ回路を提供することができる。
第１図は本発明の第１の実施例に係るＣＭＯＳ出力バッ
ファ回路を示した回路図、 第２図は本発明の第２の実施例に係るＣＭＯＳ出力バッ
ファ回路を示した回路図、 第３図は本発明の実施例に係るＣＭＯＳ出力バッファ回
路による出力波形を示した図、第４図は従来の高速出力
回路による出力波形を示した図、 第５図は従来技術によるバッファ回路を示した回路図、 第６図は従来技術によるＣＭＯＳ出力バッファ回路によ
る出力波形を示した図である。 １１．２１．５１・・・入力端子。 １２．１５，１７．２２，２５．２７・・・Ｐチャネル
トランジスタ。 １３．１６，１８，２３，２６．２１１１・・・Ｎチャ
ネルトランジスタ。 １４．２４．５３．５４．５５・・・インバータ。 １９．２９．５２・・・出力端子 ５６．５７・・・抵抗器。
ファ回路を示した回路図、 第２図は本発明の第２の実施例に係るＣＭＯＳ出力バッ
ファ回路を示した回路図、 第３図は本発明の実施例に係るＣＭＯＳ出力バッファ回
路による出力波形を示した図、第４図は従来の高速出力
回路による出力波形を示した図、 第５図は従来技術によるバッファ回路を示した回路図、 第６図は従来技術によるＣＭＯＳ出力バッファ回路によ
る出力波形を示した図である。 １１．２１．５１・・・入力端子。 １２．１５，１７．２２，２５．２７・・・Ｐチャネル
トランジスタ。 １３．１６，１８，２３，２６．２１１１・・・Ｎチャ
ネルトランジスタ。 １４．２４．５３．５４．５５・・・インバータ。 １９．２９．５２・・・出力端子 ５６．５７・・・抵抗器。
Claims (4)
- （１）入力端子と、 それぞれのゲートが入力端子に接続され、且つそれぞれ
が直列接続された第１のＭＯＳトランジスタ及び第２の
ＭＯＳトランジスタと、 第１の電源と前記第１のＭＯＳトランジスタとの間に直
列接続された第１の制御部と、 第２の電源と前記第２のＭＯＳトランジスタとの間に直
列接続された制御部と、 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトラ
ンジスタとの直列接続点に接続され、前記入力端子に入
力される入力信号に対し反転信号を出力する手段とを有
し、 前記第１及び第２の制御部は前記反転信号に応じて前記
直列接続点に接続された出力端子と前記第１又は第２の
電源との間の電流量を制御することを特徴とするバッフ
ァ回路。 - （２）入力端子に接続されたインバータと、それぞれの
ゲートが前記入力端子に接続された第１のＭＯＳトラン
ジスタ及び第２のＭＯＳトランジスタと、 第１の電源と、前記第１のＭＯＳトランジスタの間に直
列接続された第１の制御部と、 第２の電源と前記第２のＭＯＳトランジスタの間に直列
接続された第２の制御部と、を有し前記第１のＭＯＳト
ランジスタと第２のＭＯＳトランジスタは直列接続され
且つ、共通接続点には、前記インバータの出力端子が接
続されており、前記第１及び第２の制御部は前記出力端
子と前記第１又は第２の電源との間の電流量を制御する
ことを特徴とするバッファ回路。 - （３）入力端子に接続されたインバータと、それぞれの
ゲートが前記入力端子に接続された第１のＭＯＳトラン
ジスタ及び第２のＭＯＳトランジスタと、 第１の電源と前記第１のＭＯＳトランジスタの間に直列
接続された第３のＭＯＳトランジスタと、第２の電源と
第２のＭＯＳトランジスタの間に直列接続された第４の
ＭＯＳトランジスタと、を有し 前記第１及び第２のＭＯＳトランジスタは直列接続され
ており、前記インバータの出力端子は、前記第１及び第
２のＭＯＳトランジスタの共通接続点と、前記第３及び
第４のＭＯＳトランジスタのそれぞれのゲートに接続さ
れていることを特徴とするバッファ回路。 - （４）入力端子に接続されたインバータと、それぞれの
ゲートが前記入力端子に接続された第１のＭＯＳトラン
ジスタ及び第２のＭＯＳトランジスタと、 第１の電源と前記第１のＭＯＳトランジスタの間に直列
接続された第３のＭＯＳトランジスタと、第２の電源と
前記第２のＭＯＳトランジスタの間に直列接続された第
４のＭＯＳトランジスタと、を有し 前記第３のＭＯＳトランジスタのゲートは前記第１のＭ
ＯＳトランジスタ及び前記第３のＭＯＳトランジスタの
共通接続点に接続され、 前記第４のＭＯＳトランジスタのゲートは前記第２のＭ
ＯＳトランジスタ及び前記第４のＭＯＳトランジスタの
共通接続点に接続され、 前記第１及び第２のＭＯＳトランジスタは、直列接続さ
れ且つ、前記インバータの出力端子が、前記第１及び第
２のＭＯＳトランジスタの共通接続点に接続されている
ことを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175452A JPH0341818A (ja) | 1989-07-10 | 1989-07-10 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175452A JPH0341818A (ja) | 1989-07-10 | 1989-07-10 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341818A true JPH0341818A (ja) | 1991-02-22 |
Family
ID=15996321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175452A Pending JPH0341818A (ja) | 1989-07-10 | 1989-07-10 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341818A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192718A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| JPH05243940A (ja) * | 1992-02-27 | 1993-09-21 | Mitsubishi Electric Corp | 出力バッファ装置 |
| US5430389A (en) * | 1992-09-29 | 1995-07-04 | Hitachi, Ltd. | Output circuit with a current injection circuit including a reference voltage generator |
| JPH08116249A (ja) * | 1994-07-14 | 1996-05-07 | Hyundai Electron Ind Co Ltd | データ出力バッファ |
-
1989
- 1989-07-10 JP JP1175452A patent/JPH0341818A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192718A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
| JPH05243940A (ja) * | 1992-02-27 | 1993-09-21 | Mitsubishi Electric Corp | 出力バッファ装置 |
| US5430389A (en) * | 1992-09-29 | 1995-07-04 | Hitachi, Ltd. | Output circuit with a current injection circuit including a reference voltage generator |
| JPH08116249A (ja) * | 1994-07-14 | 1996-05-07 | Hyundai Electron Ind Co Ltd | データ出力バッファ |
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