JPH02185185A - タイミング信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号をディジタル信号変換して記憶する映
像信号記憶装置に好適なタイミング信号発生回路に関す
るものである。

従来の技術 近年、メモリーが安価に普及するようになりＶＴＲ等の
家庭用民生機器にも大容量のメモリーを使用した映像信
号記憶装置を搭載しｔ：ものが現われてきている。

以下図面を参照しながら、従来の映像信号記憶装置の記
憶タイミング信号発生回路の一例について説明する。

第３図は映像信号記憶装置のブロック図である。第３図
において、３１は映像信号の入力端子、３２はＡ／Ｄコ
ンバーター　３３はメモリー、３４はＤ／Ａコンバータ
ー、３５は映像信号の出力端子、３６は映像信号から復
号同期信号を分離する同期信号分離回路、３７はメモリ
ーの動作タンミングを復号同期信号から発生するタイミ
ング信号発生回路、３８はメモリーの動作（書き込み、
読み出し）をコントロールするメモリーコントローラ、
３９はメモリーの動作をメモリーコントローラに指令す
るための入力端子である。

第４図は第３図で示した従来例のタイミング信号発生回
路のブロック図、第５図は第３図の同期信号分離回路３
６およびタイミング発生回路３７で発生する信号のタイ
ミング図である。

第４図において、１１は８ビツトのカウンタ、１はカウ
ンタ１１のクロック入力端子で水平同期信号に同期した
信号ＥＨが入力される。２はカウンタ１１のリセット端
子で垂直同期信号に同期した信号ＥＶが入力される。１
０はカウンタ１１のキャリーアウト出力端子である。

以上のように構成された映像信号記憶装置の動作を、同
期信号部分を含む全ての映像信号を記憶し、１フイール
ドの静止画像を得る場合の動作を例示して以下に説明す
る。なお、扱う映像信号の方式はＮＴＳＣとする。

映像信号の入力端子３１から入力された映像信号はＡ／
Ｄコンバーター３２と同期信号分離回路３６に加えられ
る。同期信号分離回路３６は映像信号から複合同期信号
を分離し、さらに水平同期信号に同期した信号ＥＨ及び
垂直同期信号に同期した信号ＥＶを発生してこれらをタ
イミング信号発生回路３７に出力する。タイミング信号
発生回路３７は信号ＥＶを２５６Ｈ（ここでＨは水平同
期信号の周期を示している。）遅延させている。

この遅延はタイミング信号発生回路３７が信号ＥＨをカ
ウントする８ビツトカウンタとなっており、信号ＥＶで
カウント値がリセット（８ビツト全てがＬレベル）され
ることで実現される。ここで８ビツト全てがＨレベルに
なったときキャリー信号が出る。このキャリー信号を遅
延信号Ｗｖとしている。遅延信号Ｗｖは映像信号を書き
込み開始する基準信号としてメモリーコントローラー３
８で使用される。メモリーコントローラー３８はメモリ
ーの動作を指令するための入力端子３つの内容によりメ
モリー３３にＡ／Ｄコンバーター３２からのデータを書
き込む動作およびＤ／Ａコンバーター３４へのデータを
メモリー３３から読み出す動作を行う。Ａ／Ｄコンバー
ター３２は加えられた映像信号をディジタル信号に変換
してメモリー３３へ送る。Ｄ／Ａコンバーター３４はメ
モリーからのディジタル信号をアナログ信号に変換して
映像信号の出力端子３５に出力する。メモリー３３は１
フイ一ルド分のディジタル信号を記憶する。

なお、書き込み開始の基準信号として信号ＥＶを遅延さ
せた信号ＷＶを使用するのは記憶するデータのフィール
ドが偶数フィールドか奇数フィールドかを判別するため
に垂直同期信号部を最初から書き込むためである。また
、信号Ｗｖの遅延を２５６Ｈとしてるのは１フイールド
の長さが２〜３Ｈずれても垂直同期信号部を最初からす
べて書き込ませるためである。

発明が解決しようとする課題 しかしながら、上記のような構成では、静止画を記憶す
るときの画面の途中から画像データを記憶し始めるので
、画像データが１フイールド内（画面の途中）で奇数フ
ィールドのデータから偶数フィールドのデータに変化し
てしまったりする。また、この逆の場合もある。また、
ビデオテープレコーダー（以下ＶＴＲと略す）等で特殊
再生を行うと、１フイールドの長さが大きく異なってし
まう。すなわち、ＮＴＳＣ標準は１フィールド２６２．
５８で１フレーム５２５Ｈであるが、これが２５０Ｈと
２７５Ｈというようになることがある。このようなとき
に従来例の映像信号記憶装置では垂直同期信号部が最初
から書き込まれなくなりフィールド判別が正常にできな
くなったり、また、垂直同期信号部が正常に書き込まれ
ないなどの課題を有していた。

本発明を上記の課題に鑑み、１フイールドの長さが異な
る映像信号においても常に映像信号の垂直同期信号部を
完全に記憶することを可能にするタイミング信号発生回
路を提供するものである。

課題を解決するための手段 上記課題を解決するためになされた本発明のタイミング
信号発生回路は、プリセット値Ａを持つｎビットのカウ
ンタと、前記カウンタのプリセット値と異なるプリセッ
ト値Ｂを持つカウンタと、前記２つのカウンタのプリセ
ットを行う信号を分局する分周器と、前記プリセット値
Ａを持つｎビットのカウンタのカウント値を前記分周器
のＱ出力の立ち上がりで記憶するラッチと、前記のプリ
セット値Ａを持つｎビットのカウンタのカウント値を前
記分周器のＱ出力の逆相のＮＱ比出力立ち上がりで記憶
するラッチと、前記の２つのラッチの出力を前記分周器
のＱ出力またはＮＱ比出力切り換えるセレクタと、前記
セレクタの出力と前記プリセット値Ｂを持つカウンタの
カウンタ値を比較して一致出力を出すコンパレータを備
えた構成となっている。

作用 上記した構成のタイミング信号発生回路の使用によって
、１フイールドの長さが異なる映像信号においても常に
映像信号の垂直同期信号部を完全に記憶することができ
る。

実施例 以下本発明のタイミング信号発生回路の一実施例につい
て、図面を参照にしながら説明する。

第１図は本実施例のブロック図である。第１図において
、１はカウンタ３およびカウンタ４のクロック入力端子
で水平同期信号に同期した信号ＥＨが入力される。２は
カウンタ３およびカウンタ４のプリセット端子で垂直同
期信号に同期した信号ＥＶが入力される。３はプリセッ
ト値Ａを持ち信号ＥＨをカウントするカウンタ、４はプ
リセット値Ｂを持ち信号Ｅ）Ｉをカウントするカウンタ
、５はカウンタのプリセットを行う信号Ｅｖを分周する
分周器、６はプリセット値Ａを持つｎビットのカウンタ
３のカウント値を分周器５のＱ出力の立ち上がりで記憶
するラッチ、７はのプリセット値Ａを持つｎビットのカ
ウンタ３のカウント値を前記分周器のＱ出力とは逆相の
ＮＱ比出力立ち上がりで記憶するラッチ、８はラッチ６
の出力とラッチ７の出力を分周器５のＱ出力またはＮＱ
比出力切り換えるセレクタ、９はセレクタ８の出力とプ
リセット値Ｂを持つカウンタ４のカウント値を比較して
一致出力を出すコンパレータである。　　・第２図は、
本実施例のタイミング信号発生回路の動作を示すタイミ
ング図である。

以下に第１図、及び第２図を用いてその動作を説明する
。

第１図に示すタイミング信号発生回路において、カウン
タ１は信号ＥＶごとにＨ数をカウントする。（１フイー
ルドのＨ数をカウントする）最初のフィールドでカウン
トされたＨ数の値ｎａはラッチ６に記憶され、次のフィ
ールドでカウントされたＨ数の値ｎｌ）はラッチ７に記
憶される。その次のフィールドのＨ数はまたラッチ６に
記憶される。すなわち、ラッチ６、ラッチ７は１フレー
ム毎（２フイールド毎）にフィールド内のＨ数が書き換
えられる。次にセレクタ８によりラッチ６、ラッチ７の
出力が信号ＥＶを分周した分周器の出力により切り換え
られる。セレクタ８のからは現在のフィールドが奇数フ
ィールドの時は奇数フィールドのＨ数を記憶したラッチ
の値が出力され、また、現在のフィールドが偶数フィー
ルドの時は偶数フィールドのＨ数を記憶したラッチの値
が出力されている。一方、カウンタ４のプリセット値を
カウンタ３のプリセット埴土ｍ（カウンタ３．４がアッ
プカウンタの場合はｍの正数、ダウンカウンタの場合は
ｍは負数）としておけばコンパレータ９からは信号ＥＶ
後、（ｎＢ−ｍ）Ｈｌまたは（ｎｂ−ｍ）Ｈで一致出力
が出る。第５図の様なタイミングの場合、ｍ＝４とすれ
ば書き込み開始は１フイールドの長さにかかわらず常に
垂直同期信号部の等価パルスの最初からとなる。このよ
うにすれば、記憶した映像信号のフィールドが途中で偶
数から奇数またはその逆に換わっていることもない。

以上のように本実施例によれば、・１フイールドの長さ
が異なる映像信号においても常に映像信号の垂直同期信
号部を完全に記憶することができ、正確なフィールド静
止画像が得られる。

発明の効果 以上のように本発明はプリセット値Ａを持つｎビットの
カウンタと、前記カウンタのプリセット値と異なるプリ
セット値Ｂを持っカウンタと、前記２つのカウンタのプ
リセットを行う信号を分周する分周器と、前記のプリセ
ット値Ａを持つｎビットのカウンタのカウント値を前記
分周器のＱ出力の立ち上がりで記憶するラッチと、前記
のプリセット値Ａを持つｎビットのカウンタのカウント
値を前記分周器のＱ出力の逆相のＮＱ小出力立ち上がり
で記憶するラッチと、前記の２つのラッチの出力を前記
分周器のＱ出力またはＮＱ小出力切り換えるセレクタと
、前記セレクタの出力と前記プリセット値Ｂを持つｎビ
ットのカウンタのカウント値を比較して一致出力を出す
コンパレータからなるタイミング発生回路を映像信号記
憶装置に用いることにより１フイールドの長さが異なる
映像信号においても常に映像信号の垂直同期信号部を完
全に記憶することができ、正確なフィールド静止画像が
得られる。

【図面の簡単な説明】

第１図は本発明の実施例におけるタイミング信号発生回
路のブロック図、第２図は本実施例の動作を示すタイミ
ング図、第３図は映像信号記憶装置のブロック図、第４
図は従来例の映像信号記憶装置のタイミング発生回路の
ブロック図、第５図は第３図の同期信号分離回路３６お
よびタイミング発生回路３７で発生する信号のタイミン
グ図である。 １・・・・・・カウンタ３およびカウンタ４のクロック
入力端子、２・・・・・・カウンタ３およびカウンタ４
のプリセット端子、３・・・・・・プリセット値Ａをも
っカウンタ、４・・・・・・プリセット値Ｂをもつカウ
ンタ、５・・・・・・分周器、６・・・・・・ラッチ、
７・・・・・・ラッチ、８・・・・・・セレクタ、９・
・・・・・コンパレータ。 代理人の氏名　弁理士　粟野重孝　ほか１名０　　＞ 臨 ■ 晴イ會壇号シ惜Ｍｌのブロック図 纂 図

Claims (1)

【特許請求の範囲】
1. プリセット値Ａを持つｎビットのカウンタと、前記カウ
   ンタのプリセット値と異なるプリセット値Ｂを持つカウ
   ンタと、前記２つのカウンタのプリセットを行う信号を
   分周する分周器と、前記プリセット値Ａを持つｎビット
   のカウンタのカウント値を前記分周器のＱ出力の立ち上
   がりで記憶するラッチと、前記のプリセット値Ａを持つ
   ｎビットのカウンタのカウント値を前記分周器のＱ出力
   の逆相のＮＱ出力の立ち上がりで記憶するラッチと、前
   記の２つのラッチの出力を前記分周器のＱ出力またはＮ
   Ｑ出力で切り換えるセレクタと、前記セレクタの出力と
   前記プリセット値Ｂを持つカウンタのカウント値を比較
   して一致出力を出すコンパレータからなる映像信号記憶
   装置のタイミング信号発生回路。