JPH0218654A - データ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、主記憶装置の複数のデータ領域と入出力制御
装置との間におけるデータ転送方式に関する。

（従来の技術） 従来、この種のデータ転送方式としてデータチエイン方
式が知られており、以下この方式におけるデータ転送に
ついて第６図を参照しつつ説明する。

同図において、メモリ１１０のデータ領域は４ブロック
Ｍ　Ｂ　ｏ、　Ｍ　Ｂ　１．　Ｍ　Ｂ　２．　Ｍ　Ｂ　
３によって構成され、入出力制御装置はブロックＭＢｏ
、ＭＢ、及びＭＢ３との間のデータ転送を共通バス１０
を介して行うものとする。

まず、演算処理装置（ｃ　ｐ　ｔＪ）１００は、入出力
制御装置３００に対してデータ領域を構成するメモ１月
１０の各ブロックＭ　Ｂ、、Ｍ　Ｂ２．Ｍ　Ｂ３のデー
タ転送に関する制御情報（メモリアドレスａ。、　Ｂ２
．　ａａ、データ長、データチエイン情報）を複数与え
る。

入出力制御装置３００は、複数のデータ転送に関する前
記制御情報に基づいて、メモリ１１０の各ブロックＭ　
Ｂ　ｏ　、　Ｍ　Ｂ　２．　Ｍ　Ｂ　３とのデータ転送
を順次実行する。

これにより、入出力制御装置３００はメモリの各ブロッ
クＭＢＯ，ＭＢＩ、ＭＢ２．ＭＢ３て構成されるデータ
領域との間のデータ転送（上記従来例の場合にはＭ　Ｂ
　ｏ　、　Ｍ　Ｂ　２　、　Ｍ　Ｂ　３との間のデータ
転送）を実現するものである。

（発明が解決しようとする課題） ところが、メモリ】１０のデータ領域は非連続的にそれ
ぞれ独立したフロックＭＢｏ−ＭＢＪにより構成されて
いるので、入出力制御装置３００は各ブロックＭ　Ｂ　
、　、　Ｍ　＋３　、、　、　Ｍ、　Ｆ３２．　Ｍ　Ｂ
　３との間でデータの分割転送をする必要があり、この
分割転送を行なうことに起因するオーバヘノ１−（無駄
時間）が生じてしまうという欠点がある。

本発明は上記問題点を解決するために提案されたもので
、複数のブロックで構成されるメモリのデータ領域を、
連続したデータ領域として入出力制御装置に取扱わせる
ことにより、入出力制御装置と前記データ領域との間の
データ転送を連続して行ない、分割転送に起因するオー
バヘノ１−をなくすようにしたデータ転送方式を提供す
ることを目的とする。

（課題を解決するための手段） 発明者は、メモリが同一サイズの複数のブロックに分割
されている場合、各ブロック内のデータのメモリアドレ
スは、そのブロックの先頭アドレスとこの先頭ア１くレ
スからの相対アドレスとにより表されることに着目し、
前記複数のブロックのうち転送に係るブロックの前記メ
モリアドレスに対応した論理アドレスを構築すればよい
との知見を得た。

例えば、第４図に示すように、メモリ１１０内のデータ
領域が同一サイズＱの複数のブロックに分割されており
、これらブロックのうち任意の４ブロツクの先頭アドレ
スをそれぞれＡＤ、、ＡＤ、、ＡＤ２．ＡＤ、であると
すると、これらの４ブロツク内の任意のアドレスａｏ、
ａ１．ａ２．ａ３は、それぞれ前記各先頭アドレスＡＤ
ｏ、ＡＤ’、、、ＡＤ２．ＡＤ３と各ブロックにおける
相対アドレスｂとの和で表される。

一方、第５図に示すように、上記４つのデータ領域を各
ブロックサイズがメモリ１１０のブロックサイズＱと同
一の４ブロツクからなる論理アドレスにより構成し、上
記論理アドレスによるブロックを、メモリ１１０の前記
４ブロツクレこ対応させる。

上記論理アドレスによる各ブロックの先頭アドレスをＬ
　Ｂ　Ｎ　ｏ　、　Ｌ　Ｂ　Ｎ　ｘ　、　Ｌ　Ｂ　Ｎ　
２　、　Ｌ　Ｂ　Ｎ　３でそれぞれ表すとすると、論理
アドレスによる前記４ブロツク内の任意ア１＼レスａ＋
、ｎ、ａＬ＋、ａＬｚ、ａＬ３は、それぞれ前記各先頭
アドレスＬＢＮｏ、ＬＢＨ，、、ＬＢＮ２．ＬＢＮａと
これらの各ブロックにおける相対アドレスｂどの和で表
される。なお、第５図において、１３０はメモリ１．１
０の論理アドレスにて表されるデータ領域（論理アドレ
ス空間）を示している。

この論理アドレスとメモリアドレスとは（例えばａＬｎ
とａ。とは）対応関係にあるので、前記論理アドレスに
基づきデータ転送を行えば、分割転送に起因するオーバ
ヘッドを解消することができる。

即ち、本発明は、複数のデータパスレジスタと、データ
パスレジスタ選択手段と、メモリアドレス発生手段とを
入出力制御装置に設け、前記複数のデータパスレジスタ
は、前記演算処理装置から前記入出力制御装置に対して
通知される前記各ブロックの先頭７１−レスをそれぞれ
保持し、前記データパスレジスタ選択手段は、前記入出
力制御装置が取扱う論理アドレスの一部を構成するデー
タパスレジスタ選択情報に基づき前記データパスレジス
タを選択し、前記メモリアドレス発生手段は、前記論理
ア１くレスの一部を構成するブロック内相対アドレスと
、選択された前記データパスレジスタが保持する前記主
記憶装置のブロックの先頭アドレスとにより前記主記憶
装置のメモリアドレスを発生し、前記データ領域と前記
入出力制御装置との間のデータ転送を前記論理アドレス
を用いて行なうものである。

（作用） 本発明においては、主記憶装置内のデータ領域を構成す
る複数の分散したブロックから成るアドレス空間を、前
記各ブロックのブロックサイズと同一サイズの複数の連
続したブロックから成る論理アドレス空間として構築す
る。また、この論理アドレスは、主記憶装置内のデータ
領域を構成する各ブロックの先頭アドレスを特定する要
素と前記各ブロック内の相対アドレスを表す要素とによ
り構成する。

しかしてデータ転送に当たっては、まず、演算処理装置
が各データパスレジスタに先頭７１ヘレス情報を通知し
、各データパスレジスタは主記憶装置内の前記各ブロッ
クのうち、データ転送の対象となるデータを含む１又は
複数のブロックの先頭ア）ヘレス情報をそれぞれ保持す
る。

次に、データパスレジスタ選択手段は、前記論理アドレ
スに基づきデータパスレジスタのうち−のデータパスレ
ジスタを選択し、選択されたデータパスレジスタは、メ
モリアドレス発生手段に、それが保持している前記ブロ
ックの先頭アドレスを出力する。

メモリアドレス発生手段は、このブロック先頭アドレス
と、論理アドレスの一部を構成する前記相対アドレスと
からメモリアドレスを発生させる。

これにより、入出力制御装置は主記憶装置の同一サイズ
のブロックで構成される分散した複数のデータ領域を連
続したものとして取扱うことができ、入出力制御装置は
演算処理装置により要求されたデータ長分のデータを分
割転送することなく、メモリ内の複数の同一サイズのブ
ロックで構成されるデータ領域との間でデータ転送を連
続して行う。

（実施例） 以下、図に沿って本発明の一実施例を説明する。

第１図は、本実施例の回路構成例であり、演算処理装置
（以下ｒＣＰＵＪという）１００と、主記憶装置（以下
「メモリ」という）１１０と、このメモ１月１０との間
でデータ転送を行う入出力制御装置２００とが共通バス
１０を介して接続されている。

入出力制御装置２００は、ＣＰＵ１００が共通バス１０
を介して読出し／書込み可能な複数のデータパスレジス
タ群２１０を備え、このデータパスレジスタ群２１０は
３個のデータパスレジスタＤＰＲ，，ＤＰＲ，、、ＤＰ
Ｒ２により構成されている。また、データパスレジスタ
群２１０は、信号線２２０を介してデータパスレジスタ
選択手段２３０と接続されており、データパスレジスタ
選択手段２３０からの信号が入力される他、アドレス線
２８０を介してメモリアドレス発生手段２４０に接続さ
れ、各データパスレジスタＤ　Ｐ　Ｒｏ、Ｄ　Ｐ　Ｒ，
、Ｄ　Ｐ　Ｒ２に格納されたアドレスデータをメモリア
ドレス発生手段２４０に出力するように構成されている
。

上記データパスレジスタ選択手段２３０にはアドレス線
２５０１の信号が入力され、また、メモリアドレス発生
手段２４０には、アドレス線２６０上の信号が入力され
て、各データパスレジスタＤＰＲｏ、ＤＰ　Ｒ１，、Ｄ
　Ｐ　Ｒ２に格納されたアドレスデータとアドレス線２
６０上の信号との加算値をアｌ〜レス線１２０を介して
共通バス１０上に出力するように構成されている。なお
、第１図においてＣＭＲはコマンドレジスタ、ＢＣＲは
バイトカウントレジスタをそれぞれ示している。

以下、本実施例の作用を説明する。

まず、メモリ１１０内のデータ領域は、第２図に示すよ
うにＣＰ　Ｕ　１００により４個の同一サイズＱのブロ
ックＭ　Ｂ　０９Ｍ　Ｂ　１２Ｍ　Ｂ　２　、　Ｍ、　
Ｂ　３に分割されて管理されているものとし、転送する
べきデータがブロックＭＢ、、ＭＢ、及びＭＢ３にある
とする。

そして、各ブロックＭ　Ｂ、、Ｍ　Ｂ２．Ｍ　Ｂ３の先
頭アドレスがそれぞれＡＤｏ、ＡＤ２．ＡＤ３であると
すると、各ブロックＭ　Ｂ　ｏ　、　Ｍ　Ｂ　２　、　
Ｍ　Ｂ−内の任意のアドレスａｏ、ａｚ、ａ３は、それ
ぞれ前記各先頭アドレスＡＤ、、ＡＤ２．ＡＤ、と、各
ブロックにおける相対アドレスｂとの和で表される。例
えばブロックＭ　Ｂ　ｚの任意のメモリアドレスａｚは
ＡＤ２十すで表される（第３図参照）。

一方、第２図に示すように、入出力制御装置２００が取
扱うメモリ１１０の論理アドレスで表わされるデータ領
域（論理アドレス空間）ｊ３０は、ブロックＬ　Ｂｏ、
　Ｌ　Ｂ１．　Ｌ　Ｂ２からなり、各ブロックサイズは
メモリ１１０のブロックサイズＱと同一としである。上
記ブロックＬ　Ｂ　ｏ、　Ｌ　Ｂ　ｘ　、　Ｌ　Ｂ　２
はメモリ１１０の前記各ブロックＭ　Ｂ　ロ、　Ｍ　Ｂ
　２　、　Ｍ　Ｂ　３にそれぞれ対応しており、各ブロ
ックＬ　Ｂ　ｏ　、　ＬＢ　１．　Ｌ　Ｂ　２の先頭ア
ドレスはＬ　Ｂ　Ｎｏ　、Ｌ　Ｂ　Ｎ□、　Ｌ　Ｂ　Ｎ
２にてそれぞれ表されている。

ここで、各ブロックＬ　Ｂ　ｏ　、　Ｌ　Ｂ　１．　Ｌ
　Ｂ　２内の任意の論理アドレスａＬＩ］、　ＱＬｏ、
　ａＬ２は、それぞれ各ブロックの各先頭アドレスＬ　
Ｂ　ＮＯ，Ｌ　Ｂ　Ｎ、、　Ｌ　ＢＮ２とこれらの各ブ
ロックにおける相対アドレスｂとの和で表される。例え
ば、ブロックＬＢ１の任意の論理アドレスａＬ１はＬＢ
Ｎ１＋ｂで表される。この論理アＩくレスは、フロック
ＭＢ７内の任意アドレスＡＤ２＋ｂに対応したものとな
っている（第３図参照）。

ＣＰＵ］、００はメモリ１１０のブロックＭＢ、の先頭
アドレスＡＤ、をＤＰＲ，に、ブロックＭ、　Ｂ　２の
先頭アドレスＡ、　Ｄ　２をＤ　Ｐ　Ｒｓに、ブロック
ＭＢ：ｌの先頭アドレスＡ　Ｄ　３をＤＰＲ２にそれぞ
れ設定する。

次に、ＣＰＵ］、ＯＯは入出力制御装置２００のバイト
カウントレジスタＢＣＲに対して転送データ長を設定し
、この後、入出力制御装置２００のコマンドレジスタＣ
ＭＲに対してデータ転送要求を設定する。

これにより入出力制御装置２００が起動される。

なお、本実施例ではデータパスレジスタ群２１０をＤ　
Ｐ　Ｒｏ　、　Ｄ　Ｐ　Ｒ１，、Ｄ　Ｐ　Ｒ？の３個の
データパスレジスタブロックにより構成したので、（転
送チータ長）≦３αなる関係がある。

次いで、起動された上記入出力制御装置２００はデータ
領域Ｍ　Ｂ　ｏ、　Ｍ　Ｂ　２及びＭ　Ｂ　３　ｔｇ論
理アドレスでアクセスするべく、アドレス線２７０に論
理アドレスを出力する。この論理アＩ〜レスはメモリ］
１０の先頭アドレスＡ　Ｄ　ｏ　、　Ａ　Ｄ　ｚ、　Ａ
　Ｄ　３に対応するブロック番号（ＬＢＮＯ＝Ｏ，ＬＢ
Ｎｔ＝１．ＬＢＮ２２）のいずれかと相対アドレスｂと
により構成されるが、このうちブロック番号（０，１又
は２）は、アドレス線２５０を介してデータパスレジス
タ選択手段２３０に入力され、また、相対アドレスｂは
アドレス線２６０を介してメモリアドレス発生手段２４
０に入力される。

データパスレジスタ選択手段２３０は、選択信号を信号
線２２０を介してデータパスレジスタ群２１０に出力し
、ブロック番号（０，１又は２）に対応したデータパス
レジスタＤＰＲ，，ＤＰＲ，又はＤ　Ｐ　Ｒ２のいずれ
かを選択する。ここで、ブロック番号０の場合はＤ　Ｐ
　Ｒｏが、ブロック番号１の場合はＤＰＲｌが、ブロッ
ク番号２の場合にはＤ　Ｐ　Ｒ２がそれぞれ選択される
。

選択されたデータパスレジスタＤＰＲ，，ＤＰＲ１又は
Ｄ　Ｐ　Ｒ２は、各レジスタが保持するブロックＭＢＯ
，ＭＢ２又はＭＢ３のブロック先頭アドレスＡ　Ｄ　ｏ
　、　Ａ　Ｄ　２又はＡＤ３をアドレス線２８０に出力
す］２ る。そして、メモリアドレス発生手段２４０は、アドレ
ス線２８０より入力されたメモリのブロック先頭アドレ
スＡＤ、、ＡＤ？又はＡＤ３とアドレス線２６０より入
力された相対アドレスｂを加え合わせることによりメモ
リアドレスａｏ、ａ２又はＢ３を発生し、アドレス線１
２０を介して共通バス１０に各メモリアドレスを出力す
る。

このように、入出力制御装置２００はメモ１月１０を取
扱う論理アドレスをメモリアドレスに変換することによ
って、メモリ１１０の複数のブロックで構成されるデー
タ領域を論理アドレスを用いて連続したデータ領域とし
て取扱うことができ、ＣＰＵ１００よりバイ１−カウン
トレジスタＢＣＲに設定されたデータ転送長のデータを
連続転送することができる。

なお、上記実施例は一例にすぎず、例えばデータパスレ
ジスタ群２１０を構成するデータパスレジスタの数は３
に限定されるものではなく、２又は４以上のデータパス
レジスタを設ける場合にも本発明の所期の目的を達成す
ることが可能である。

なお、この場合には、論理アドレス空間のブロック数も
２又は４以上に構築する。

また、上記実施例においては、メモリ１１０のデータ領
域が４ブロツク（ＭＢｏ、ＭＢ、、ＭＢ２．ＭＢ３）に
分割されている場合について説明したが、一般に、メモ
リ１１０のデータ領域が複数ブロックに分割されている
場合であれば本発明を適用することができる。

（発明の効果） 以上述べたように本発明によれば、論理アドレスをメモ
リアドレスと対応させて構築し、この論理アドレスを入
出力制御装置により発生させ、これをメモリアドレスに
変換した後アドレスバスに出力することにしたので、同
一サイズの複数のブロックで構成される主記憶装置のデ
ータ領域を連続したデータ領域として取り扱い、上記主
記憶装置のデータ領域と入出力制御装置との間のデータ
転送を連続して行うことができる。従って、上記データ
転送を分割して行なう必要がないので、分割転送に起因
するオーバヘッドを解消することができる。

また、データパスレジスタと論理アドレスを構成するブ
ロック番号とが対応しているため、データ領域を構成し
ているメモリの各ブロックが非連続的な領域に分散して
いても、入出力制御装置からのメモリのデータ領域のア
クセスは連続したデータ領域として取扱うことができる
。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための回路図、第
２図及び第３図は上記実施例におけるメモリアドレスと
論理アドレスの関係を示す説明図、第４図はメモリを同
一サイズに分割した場合のメモリアドレスの構成図、第
５図は第４図に示すメモリアドレスに対応した論理アド
レスの構成図、第６図は従来技術を説明するための回路
図である。 １０　　共通バス　　１００・演算処理装置（ＣＰ　Ｕ
）１１０−・主記憶装置（メモリ） ２００　　人出力制御装置 ２１０　　データパスレジスタ群 ２３０・・・データパスレジスタ選択手段２４０・・・
メモリアドレス発生手段 Ｍ　Ｂ　ｏ、　Ｍ　Ｂ　□、　Ｍ　Ｂ　２．　Ｍ　Ｂ　
３−メモリブロックＤ　Ｐ　Ｒｏ　、　Ｄ　Ｐ　Ｒｘ　
、　Ｄ　Ｐ　Ｒｚ−データパスレジスタ ＣＭＲ・・・コマンドレジスタ ＢＣＲバイトカウントレジスタ

Claims (1)

1. 【特許請求の範囲】 演算処理装置と主記憶装置と入出力制御装置とが共通バ
   スを介して接続されるシステムであって、前記演算処理
   装置により複数かつ同一サイズに分割して管理される前
   記主記憶装置の各ブロックにより構成されるデータ領域
   と前記入出力制御装置との間でデータ転送を行う方式に
   おいて、 前記入出力制御装置に複数のデータパスレジスタと、デ
   ータパスレジスタ選択手段と、メモリアドレス発生手段
   とを設け、 前記複数のデータパスレジスタは、前記演算処理装置か
   ら前記入出力制御装置に対して通知される前記各ブロッ
   クの先頭アドレスをそれぞれ保持し、前記データパスレ
   ジスタ選択手段は、前記入出力制御装置が取扱う論理ア
   ドレスの一部を構成するデータパスレジスタ選択情報に
   基づき前記データパスレジスタを選択し、前記メモリア
   ドレス発生手段は、前記論理アドレスの一部を構成する
   ブロック内相対アドレスと、選択された前記データパス
   レジスタが保持する前記主記憶装置のブロックの先頭ア
   ドレスとにより前記主記憶装置のメモリアドレスを発生
   し、前記データ領域と前記入出力制御装置との間のデー
   タ転送を前記論理アドレスを用いて行なうことを特徴と
   するデータ転送方式。