JPH02166547A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖五且ヱ 本発明は情報処理装置に関し、特にＤＭＡ　（旧ｒｅｃ
ｔ　Ｈｅｎｏｒｙ　Ａｃｃｅｓｓ）転送を行うことがで
きるチャネルを有する情報処理装置に関する。

疋土及韮 従来、この種の情報処理装置においては、中央処理装置
のデータ転送単位とＤＭＡでのデータ転送単位とが同−
若しくはＤＭＡでのデータ転送単位の方が中央処理装置
のデータ転送単位より小さくなっていた。

したがって、最大のデータ転送単位は中央処理装置のデ
ータ転送単位であるため、複数の入出力装置及びチャネ
ルを含んで構成されている場合において、多量のデータ
を連続して転送する際にはデータ転送能力を上げること
ができなかった。そのため、入出力装置のデータ転送能
力を十分に発揮できなくなるだけでなく、入出力装置の
バス占有時間が増大し、中央処理装置の処理能力が低下
するという欠点があった。

九五百１週 本発明の目的は、多量のデータを連続して転送する際の
ＤＭＡによるデータ転送能力を向上させることができる
情報処理装置を提供することである。

１１１口１戊 本発明による情報処理装置は、主記憶装置と、Ｍ（Ｍ＞
０）バイト単位で前記主記憶装置に対してデータ転送を
行う中央処理装置と、前記主記憶装置に対してデータ転
送を行うチャネルと、前記中央処理装置から前記主記憶
装置へのデータ転送時、前記主記憶装置のＭバイトの所
定アドレス空間に対してアクセスを行い、前記チャネル
から前記主記憶装置へのデータ転送時、前記主記憶装置
の前記所定アドレス空間のＮ（Ｎ＞１＞倍のアドレス空
間に対してアクセスを行うアクセス制御手段とを有する
ことを特徴とする。

監１透 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による情報処理装置の一実施例の構成を
示すブロック図である０図において、本発明の一実施例
による情報処理装置は中央処理装置（ＣＰＵ）１と、入
出力装置（Ｉｌｏ）６．７及び８と、バッファ記憶（チ
ャネル）３．４及び５と、主記憶装置２とを含んで構成
されており、これらはデータバス１２を介して夫々接続
されている。

本実施例においては中央処理装置１のデータ転送単位は
２　［Ｂｙｔｅｌ入出力装置６，７及び８のデータ転送
単位は１　［Ｂｙｔｅｌである。また、入出力装置６．
７及び８からのデータはバッファ記憶３゜４及び５によ
って４　［Ｂｙｔｅｌのデータ転送単位に変換されてデ
ータバス１２に送出される。なお、データバス１２のデ
ータ転送単位は４　［Ｂｙｔｅｌである。

主記憶袋ｒＩ１２は記憶領域９及び１０と、アドレス制
御部１１とを含んで構成されている。アドレス制御部１
１はＤＭＡ転送時に記憶領域１０のアドレス空間を変更
し、記憶領域９と同一のアドレス空間にする機能を有す
るものである。また、データバス１３は２　［Ｂｙｔｅ
ｌの幅を持ち、データバス１２の４　［Ｂｙｔｅｌのう
ちの中央処理装置１が使用しない（つまり、残り）　２
　［Ｂｙｔｅｌと接続されている。つまり、データバス
１４と１５とが接続されていることになる。

この主記憶装置２の記憶領域９及び１０によるアドレス
空間は第２図に示されているように０００００　［Ｈ］
からＦＦＦＦＦ　　［Ｈ］までがバンク０〜Ｆに分割さ
れて構成されているものとする。そして、それらバンク
０〜Ｆは交互に記憶領域９及び１０に対して割当てられ
ているものとする。したがって、記憶領域９には０．２
．４．・・・・・・の各バンク、記憶領域１０には１．
３．５・・・・・・の各バンクが割当てられていること
になる。

また、記憶領域１０の各バンクに対してはアドレス空間
を変更する機能が設けられている。その機能について、
第３図を用いて説明する。第３図はアドレス空間を変更
する機能の構成を示すブロック図である６図において、
３１はアドレス指定レジスタ、３２はデコーダ、３３は
ある１つのバンクである。記憶領域１０内の他のバンク
についても同等の構成となっている。

アドレス指定レジスタ３１は予め転送対象となるアドレ
ス空間を指定するためのアドレス信号となるデータが格
納されるものである。そして、このアドレス指定レジス
タ３１からの出力信号Ｂはデコーダ３２において本来の
アドレス信号Ａと比較され、その結果が一致を示したと
きにのみ対応するバンクへのイネーブル信号３２０がア
クティブになり、当該バンク３３の全アドレス空間のデ
ータ転送が行われるのである。

つまり、このアドレス指定レジスタ３１には中央処理装
置１からの転送時にはそのバンクへの本来のアドレス信
号となるデータが格納され、バッファ記憶３．４及び５
からのＤＭＡ転送時には変更後のバンクのアドレス信号
となるデータが格納されるのである。

第１図に戻り、かかる構成とされた本実施例の情報処理
装置の動作について説明する。

まず、中央処理袋？Ｉ！１からの通常の転送時において
は、アドレス指定レジスタ３１に本来のアドレス信号と
なるデータが格納される。したがって、中央処理装置１
からのアドレス信号に応じて転送の対象となるバンクに
対して２　［Ｂｙｔｅ］単位のデ−タ転送が行われるこ
とになる。

一方、バッファ記憶３．４又は５からのＤＭＡ転送時に
おいては、上述したアドレス空間を変更する機能を用い
、２つのバンクに対して４　［Ｂｙｔｅ］単位のデータ
転送が行われることになる。この場合、例えば、第２図
中のバンク８のアドレス空間をバンク７のアドレス空間
に変更する場合には、バンク８に対して設けられている
アドレス指定レジスタ３１にバンク７のアドレス信号と
なるデータを格納すれば良い、これにより、バンク８に
はみかけ上、バンク７と同じアドレスが割当てられたこ
とになる。したがって、バンク７に対するアクセスは連
続した隣のバンク８に対しても同時に行われることにな
る。

つまり、本実施例では、中央処理装置１のデータ転送単
位である２　［Ｂｙｔｅｌの２倍の４　［Ｂｙｔｅｌの
データ転送幅のデータバス１２を設け、さらにあるアド
レス空間をみかけ１他のアドレス空間に変更する機能を
設けたことにより、ＤＭＡ転送時のバス占有時間を従来
の１／２　（＝２　［Ｂｙｔｅｌ　／４　［Ｂｙｔｅｌ
　）とすることができるのである。

なお、本実施例においては記憶領域９内の各バンクに対
してのみアドレス空間を変更する機能を設けた場合につ
いて説明したが、主記憶装置２内の全バンク（つまり、
記憶領域９及び１０）に対してその機能を設けても良い
ことは明らかである。

その場合には、アドレス指定レジスタを書換えることに
よりアドレス空間をより自由に変更できることになる。

また、本実施例においては２つの連続するバンク（例え
ば、バンク７と８）に対して同時にアクセスする場合に
ついて説明したが、連続しないバンク（例えば、バンク
７とＡ）に対してもアドレス指定レジスタを書換えるこ
とにより、同時にアクセスすることができることも明ら
かである。

さらにまた、本実施例においては中央処理装置で扱うデ
ータ転送単位が２　［Ｂｙｔｅｌ　、ＤＭＡ転送による
データ転送単位が４　［Ｂｙｔｅｌの場合について説明
したが、他の場合についても同様にバス占有時間を短く
することができることは明らかである０例えば、中央処
理装！で扱うデータ転送単位が４　［Ｂｙｔｅｌ　、Ｄ
ＭＡ転送によるデータ転送単位が５　［Ｂｙｔｅｌとす
れば５／４＝１．２５　（＝Ｎ）倍となり、やはりバス
占有時間を短くすることができる。ただし、Ｎ＞１でな
ければバス占有時間を短くすることができない。

九匪座羞１ 以上説明したように本発明は、中央処理装置のデータ転
送単位ＭのＮ倍のデータ転送単位のデータバス及び主記
憶装置内のアドレス空間のアドレスを変更する機能を設
けることにより、ＤＭＡ転送時には通常時のＮ倍の転送
が可能となり、データバスの占有時間を短くすることが
できるとともにＤＭＡ転送によるデータ転送能力を向上
させることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による情報処理装置の構成を示
すブロック図、第２図は主記憶装置のアドレス空間を示
す概念図、第３図はアドレス制御部１１内に設けられた
アドレス空間を変更する機能の構成を示すブロック図で
ある。 主要部分の符号の説明 １・・・・・・中央処理装置 ２・・・・・・主記憶装置 ３．４．５・・・・・・バッファ記憶 ６．７．８・・・・・・入出力装置 １２・・・・・・データバス

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置と、Ｍ（Ｍ＞０）バイト単位で前記主
   記憶装置に対してデータ転送を行う中央処理装置と、前
   記主記憶装置に対してデータ転送を行うチャネルと、前
   記中央処理装置から前記主記憶装置へのデータ転送時、
   前記主記憶装置のＭバイトの所定アドレス空間に対して
   アクセスを行い、前記チャネルから前記主記憶装置への
   データ転送時、前記主記憶装置の前記所定アドレス空間
   のＮ（Ｎ＞１）倍のアドレス空間に対してアクセスを行
   うアクセス制御手段とを有することを特徴とする情報処
   理装置。