JPH0218727B2 - - Google Patents
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- Publication number
- JPH0218727B2 JPH0218727B2 JP21363183A JP21363183A JPH0218727B2 JP H0218727 B2 JPH0218727 B2 JP H0218727B2 JP 21363183 A JP21363183 A JP 21363183A JP 21363183 A JP21363183 A JP 21363183A JP H0218727 B2 JPH0218727 B2 JP H0218727B2
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- Japan
- Prior art keywords
- carry
- circuit
- bit
- input
- output
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は２進加算回路に関し、とくにCarry
Look Ahead：CLA（桁上げ先見）回路で構成さ
れた加算器に関する。
Look Ahead：CLA（桁上げ先見）回路で構成さ
れた加算器に関する。
従来の４ビツトのCLA回路を第１図に示す。
図中のP0〜P3およびG0〜G3は、加算器の入力を
Ａ，Ｂとし、Ai，Biをそれぞれのｉ番目のビツト
としたとき、Pi＝Ai＋Bi、Gi＝Ai・Biで定義され
る補助関数であり、C0〜C3はそれぞれ第０ビツ
トから第３ビツトまでの桁上げ出力でありC-1は
最下位へ桁上げ入力である。ここで、補助関数
Ｐ，Ｇを用いて桁上げ出力Ｃを求める式は、Ci＝
Gi＋PiCi-1となるが、同様にCi-1＝Gi-1＋Pi-1・
Ci-2なので、これを代入してCi＝Gi＋Pi・Gi-1＋
Pi・Pi-1・Ci-2となる。４ビツトのCLAにこれを
適用すると、最上位の桁上げ出力C3は、C3＝G3
＋P3・G2＋P3・P2・G1＋P3・P2・P1・G0＋P3・
P2・P1・P0・C-1となり、従来はこの式をそのま
ま多入力論理素子で実現して、第１図に示す４ビ
ツトCLA回路を構成していた。
図中のP0〜P3およびG0〜G3は、加算器の入力を
Ａ，Ｂとし、Ai，Biをそれぞれのｉ番目のビツト
としたとき、Pi＝Ai＋Bi、Gi＝Ai・Biで定義され
る補助関数であり、C0〜C3はそれぞれ第０ビツ
トから第３ビツトまでの桁上げ出力でありC-1は
最下位へ桁上げ入力である。ここで、補助関数
Ｐ，Ｇを用いて桁上げ出力Ｃを求める式は、Ci＝
Gi＋PiCi-1となるが、同様にCi-1＝Gi-1＋Pi-1・
Ci-2なので、これを代入してCi＝Gi＋Pi・Gi-1＋
Pi・Pi-1・Ci-2となる。４ビツトのCLAにこれを
適用すると、最上位の桁上げ出力C3は、C3＝G3
＋P3・G2＋P3・P2・G1＋P3・P2・P1・G0＋P3・
P2・P1・P0・C-1となり、従来はこの式をそのま
ま多入力論理素子で実現して、第１図に示す４ビ
ツトCLA回路を構成していた。
従つて、従来のCLA回路には多入力論理素子
が多数必要で、しかもこれがMOS系の論理素子
では多入力論理素子の遅延時間や面積も大きくな
り、並列加算器を集積回路として実現する場合、
高速化・高集積化に大きな障害となつていた。
が多数必要で、しかもこれがMOS系の論理素子
では多入力論理素子の遅延時間や面積も大きくな
り、並列加算器を集積回路として実現する場合、
高速化・高集積化に大きな障害となつていた。
本発明は、多入力論理素子の使用を削減し、ビ
ツト長の長い２進加算器の高速化・高集積化をで
きるようにしたCLA回路を提供するものである。
ツト長の長い２進加算器の高速化・高集積化をで
きるようにしたCLA回路を提供するものである。
本発明では、多入力論理素子を用いずにCLA
回路を構成するために、全桁上げ出力Ciに対して
常にCi＝Gi′＋Pi′・C-1となるように補助関数Pi，
GiをPi′，Gi′に変換して、C-1が入る論理素子は２
入力ゲート２段のみとしてC-1からCiへの伝播遅
延を小さくし、また、Gi′，Pi′を生成する回路を
各段同じとすることにより、規則的な配置を行な
えるようにして高速化・高集積化をできるように
した。
回路を構成するために、全桁上げ出力Ciに対して
常にCi＝Gi′＋Pi′・C-1となるように補助関数Pi，
GiをPi′，Gi′に変換して、C-1が入る論理素子は２
入力ゲート２段のみとしてC-1からCiへの伝播遅
延を小さくし、また、Gi′，Pi′を生成する回路を
各段同じとすることにより、規則的な配置を行な
えるようにして高速化・高集積化をできるように
した。
以下、図面を参照して本発明の一実施例を説明
する。第２図は本発明を４ビツトCLA回路に適
応した場合を示し、入出力は前記従来例（第１
図）と対応している。第３図及び第４図はブロツ
クB1，B2の回路を示している。ブロツクB1（第３
図）は補助関数Ｐ，ＧをP′，G′に変換するブロツ
クで、ブロツクB2（第４図）は各ビツトごとの桁
上げ出力CiをブロツクB1の出力Pi′とGi′と最下位
への桁上げ入力C-1を用いてCi＝Gi′＋Pi′・C-1の
演算を行なうブロツクである。ここで、Gi′，
Pi′をGi，Pi，Gi-1′，Pi′-1であらわすと、Gi′＝Gi
＋Pi・Gi-1′，Pi′＝Pi・Pi-1′となり、第２図中の
B1は２入力論理素子（NANDまたはNOR）で実
現できるが、本実施例（第３図）ではMOSスイ
ツチを用いて実現している。第３図において、Pi
が０（LOW）の場合、Q6，Q7のスイツチはオフ
となり、Q5がONとなるのでi′は１（High）とな
り、逆にPiが１の場合Q5はオフ、Q6とQ7はオン
となるのでi′はi-1′となる。また、i′につい
て
は、Giが１のときにはQ4がオンしてi′は０にな
り、Piが０のときにはQ3がオンしてi′は１にな
る。このとき、Q1，Q2で構成されるスイツチは
Giが１またはPiが０のときはオフであり、Giが０
かつPiが１のときにのみオンとなつてi′は
Gi-1′と等しくなり、Gi′＝Gi＋Pi・Gi-1′、Pi′＝
Pi・Pi-1′となる。
する。第２図は本発明を４ビツトCLA回路に適
応した場合を示し、入出力は前記従来例（第１
図）と対応している。第３図及び第４図はブロツ
クB1，B2の回路を示している。ブロツクB1（第３
図）は補助関数Ｐ，ＧをP′，G′に変換するブロツ
クで、ブロツクB2（第４図）は各ビツトごとの桁
上げ出力CiをブロツクB1の出力Pi′とGi′と最下位
への桁上げ入力C-1を用いてCi＝Gi′＋Pi′・C-1の
演算を行なうブロツクである。ここで、Gi′，
Pi′をGi，Pi，Gi-1′，Pi′-1であらわすと、Gi′＝Gi
＋Pi・Gi-1′，Pi′＝Pi・Pi-1′となり、第２図中の
B1は２入力論理素子（NANDまたはNOR）で実
現できるが、本実施例（第３図）ではMOSスイ
ツチを用いて実現している。第３図において、Pi
が０（LOW）の場合、Q6，Q7のスイツチはオフ
となり、Q5がONとなるのでi′は１（High）とな
り、逆にPiが１の場合Q5はオフ、Q6とQ7はオン
となるのでi′はi-1′となる。また、i′につい
て
は、Giが１のときにはQ4がオンしてi′は０にな
り、Piが０のときにはQ3がオンしてi′は１にな
る。このとき、Q1，Q2で構成されるスイツチは
Giが１またはPiが０のときはオフであり、Giが０
かつPiが１のときにのみオンとなつてi′は
Gi-1′と等しくなり、Gi′＝Gi＋Pi・Gi-1′、Pi′＝
Pi・Pi-1′となる。
本発明は以上説明したように、Gi＝Gi′＋Pi′・
C-1となるGi′，Pi′を生成するように構成すること
により、最下位への桁上げ入力から最上位の桁上
げ出力までの伝播遅延時間を、従来の回路より其
幅に小さくする効果がある。また、同種回路のペ
アを単に並列化するだけでよく、構成が簡単で高
集積化にも有用である。
C-1となるGi′，Pi′を生成するように構成すること
により、最下位への桁上げ入力から最上位の桁上
げ出力までの伝播遅延時間を、従来の回路より其
幅に小さくする効果がある。また、同種回路のペ
アを単に並列化するだけでよく、構成が簡単で高
集積化にも有用である。
第１図は従来のCLA回路図、第２図、第３図、
第４図は本発明の一実施例を示す各回路図であ
る。 P0，P1，P2，P3…桁上げ伝播関数、G0，G1，
G2，G3…桁上げ生成関数、C0，C1，C2，C3…各
桁の桁上げ出力、C-1…最下位桁への桁上げ入
力、i′，i-1′…桁上げ伝播関数、i′，i-1′
…桁
上げ生成関数、I1，I2，I3，I4，I5…CMOSインバ
ータ、N01…２入力NORゲート、Na1，Na2…２
入力NANDゲート、Q1〜Q7…MOSトランジス
タ。
第４図は本発明の一実施例を示す各回路図であ
る。 P0，P1，P2，P3…桁上げ伝播関数、G0，G1，
G2，G3…桁上げ生成関数、C0，C1，C2，C3…各
桁の桁上げ出力、C-1…最下位桁への桁上げ入
力、i′，i-1′…桁上げ伝播関数、i′，i-1′
…桁
上げ生成関数、I1，I2，I3，I4，I5…CMOSインバ
ータ、N01…２入力NORゲート、Na1，Na2…２
入力NANDゲート、Q1〜Q7…MOSトランジス
タ。
Claims (1)
- １ 複数ビツトからなるデータＡおよびデータＢ
を受け、これらデータＡおよびＢの対応する各ビ
ツトに対する桁上げ出力を発生する桁上げ先見回
路を備えた加算器において、前記桁上げ先見回路
は対をなす第１および第２の回路を複数対有し、
ｉ番目（ｉはビツト位置）の第１の回路はPi＝Ai
＋BiおよびGi＝Ai・Biと（ｉ−１）番目の第１の
回路からの出力i-1′およびi-1′とを受けてi′
＝
Pi・Pi-1′およびi′＝i＋i・i-1′を出力し、
ｉ番
目の第２の回路は前記i′およびi′と最下位ビツ
トへのキヤリー信号Ｃを受けてCi＝i′＋i′・Ｃ
の桁上げ出力を発生することを特徴とする加算
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21363183A JPS60105041A (ja) | 1983-11-14 | 1983-11-14 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21363183A JPS60105041A (ja) | 1983-11-14 | 1983-11-14 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60105041A JPS60105041A (ja) | 1985-06-10 |
| JPH0218727B2 true JPH0218727B2 (ja) | 1990-04-26 |
Family
ID=16642350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21363183A Granted JPS60105041A (ja) | 1983-11-14 | 1983-11-14 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60105041A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047976A (en) * | 1988-03-25 | 1991-09-10 | Fujitsu Limited | Logic circuit having carry select adders |
| DE68927488T2 (de) * | 1988-04-20 | 1997-03-20 | Fujitsu Ltd | Binäre Übertragvorgriffsschaltung |
-
1983
- 1983-11-14 JP JP21363183A patent/JPS60105041A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60105041A (ja) | 1985-06-10 |
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