JPH0225537B2 - - Google Patents
Info
- Publication number
- JPH0225537B2 JPH0225537B2 JP57064843A JP6484382A JPH0225537B2 JP H0225537 B2 JPH0225537 B2 JP H0225537B2 JP 57064843 A JP57064843 A JP 57064843A JP 6484382 A JP6484382 A JP 6484382A JP H0225537 B2 JPH0225537 B2 JP H0225537B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- logic means
- control signal
- outputs
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3896—Bit slicing
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Complex Calculations (AREA)
Description
本発明は演算論理装置に関する。
一般に、演算論理装置は、Ａ及びＢと指称され
る又は個々のビツト位置を明確にするために
〔A0……Ao〕及び〔B0……Bo〕（０……ｎは演算
論理装置の対応する段を示す）と指称される２つ
のワードについて動作する。演算論理装置は、各
ビツト位置について同様な段を有する。段を一般
的に指称する場合には、段ｉと指称され、これよ
り右の段は段（ｉ−１）、左の段は段（ｉ＋１）
と指称される。各段は、２つのデータ・ワードAi
及びBiから対応する位置の２つのビツトを受ける
とともに、いくつかの演算論理動作のうちの所要
のものを指定する制御信号を受ける。演算動作は
加算動作である。減算、乗算及び除算は加算によ
つて部分的に行われる。通常の論理動作は排他的
OR，AND及びORである。 さらに、各段は和と指称される出力を発生する
とともに、次の段に供給されるキヤリー（すなわ
ちキヤリー出力）と指称される出力を発生する。
このキヤリーは次の段ではキヤリー入力と指称さ
れる。和ビツトは複数ビツト出力を形成し、上位
キヤリー信号は上位和ビツトすなわちオーバーフ
ロー・ビツトを形成するが、一般に、出力として
はあらわれない。演算論理装置が論理機能を実行
するとき、複数ビツト出力が和出力として同じ線
にあらわれる。演算論理装置は、出力を右又は左
にシフトすることを可能にするシフタを含む。 演算論理装置は複雑であり、その回路要素はプ
ロセツサの全体の回路要素のかなりの部分を占め
る。プロセツサ全体はチツプ上に形成される場合
には、演算論理装置によつて占められるスペース
は重要である。本発明の一般的目的は、わずかな
数のゲートのみを使用し且つ半導体チツプ上に占
める領域が小さくてよい演算論理装置を提供する
ことにある。 この目的を達成するために、本発明は、複数の
段を有する演算論理装置において、各段に対する
２つの入力のANDおよびORを当該段だけで発生
することをせず、当該段ではANDおよびOR発生
のための一部の処理だけを行い（すなわち、
NAND及びNORの発生）、次の段で残りの処理
を行う（最終的にANDおよびORを発生する）こ
とにより、排他的OR、加算、ANDおよびORを
行うために各段に必要なゲート数を減少させるも
のである。 すなわち、本発明による演算論理装置は、複数
の段を有し、各段が、 第１および第２の入力（実施例のAiおよびBi）
受けて、これらの排他的OR出力を発生する第１
論理手段（実施例の12）と、 第１、第２および第３制御信号（実施例のSX，
SNOおよびSO）を構成要素として排他的OR、
加算、ANDおよびORのうちのいずれか１つの論
理動作を指定する制御信号のうちの第１制御信号
（実施例のSX）と、前の段からの入力である第３
入力（実施例のCi−１）と、 上記第１論理手段の出力とを受けて、これらの
NAND出力を発生する第２論理手段（実施例の
17）と、 上記第１制御信号と、上記第１および第２論理
手段の出力とを受けて、これらのNAND出力を
発生する第３論理手段（実施例の13）と、 上記第３入力と、上記第２論理手段の出力とを
受けて、これらのNAND出力を発生する第４論
理手段（実施例の16）と、 上記第３および第４論理手段の出力を受けて、
これらのAND出力を発生する第５論理手段（実
施例のDA1）と、 上記第１および第２入力と、上記第２制御信号
（実施例のSNO）とを受けて、これらのNAND
出力を発生する第６論理手段（実施例の18）と、 上記第３制御信号（実施例のSO）と、上記第
１および第２論理手段の出力とを受けて、これら
のNAND出力を発生する第７論理手段（実施例
の19）と、 上記第６および第７論理手段の出力を受けてこ
れらのAND出力を発生する第８論理手段手段
（実施例のDA3）と、 を具備し、 上記第８論理手段の出力を次の段への第３入力
（実施例のCi）とする接続がなされ、 上記制御信号が排他的ORを示すときには、上
記第１制御信号が使用可能信号であり、上記第２
および第３制御信号が使用禁止信号であつて、上
記第５論理手段が、上記第１および第２入力の排
他的OR出力を発生し、 上記制御信号が加算を示すときには、上記第
１、第２および第３制御信号が使用可能信号であ
つて、上記第５および第８論理手段が、それぞ
れ、上記第１、第２および第３入力に関する和お
よびキヤリー出力を発生し、 上記制御信号がANDを示すときには、上記第
１および第３制御信号が使用禁止信号であり、上
記第２制御信号が使用可能信号であつて、上記第
５論理手段が、前の段の第１および第２入力の
AND出力を発生するとともに、上記第８論理手
段が、上記第１および第２入力のNAND出力を
発生し、 上記制御信号がORを示すきには、上記第１制
御信号が使用禁止信号であり、上記第２および第
３制御信号が使用可能信号であつて、上記第５論
理手段が、前の段の第１および第２入力のOR出
力を発生するとともに、上記第８論理手段が、上
記第１および第２入力のNOR出力を発生するも
のである。 したがつて、本発明では、ANDの発生のため
に、第１、第４、第５、第６および第８論理手段
を使用するが、これらはすべて加算動作に直接使
用されるものであり、AND発生のために別個設
けたものではない。 また、本発明では、ORの発生ために、第１、
第４、第５、第６、第７および第８論理手段を使
用するが、これらはすべて加算動作に直接使用さ
れるものであり、OR発生のために別個に設けた
ものではない。 以下、添付図面を参照して本発明の実施例につ
いて説明する。 第１図は演算論理装置の実施例の２つの隣接し
た段ｉ及び（ｉ＋１）を示す。段ｉは回路要素１
２乃至１９を有し、段（ｉ＋１）は段ｉの回路要
素１２乃至１９にそれぞれ対応する回路要素２２
乃至２９を有する。これらの回路要素については
後に説明する。段ｉへの入力Ai及びBi並びに段
（ｉ＋１）への入力Ai+1及びBi+1は上述した表記
法に従つて表現されている。和出力はゲート１３
及び１６のDOT AND接続点DA1並びにゲート
２３及び２６のDOT AND接続点DA2に発生す
る。キヤリー出力はゲート１８及び１９のDOT
AND接続点DA３並びにゲート２８及び２９の
DOT AND接続点DA４に発生する。キヤリー入
力はゲート１６及び１７（並びに２６及び２７）
に生じる。キヤリー出力は補数の形i-1をとる。
この信号の位相は特に必要であるときにのみ考え
ることとする。 各段は、４つの関数のうちの１つを実行する一
般的な演算論理装置を制御する信号から導出され
る３つの信号SX，SNO及びSOを受ける。この
関係は表１に示されている。
る又は個々のビツト位置を明確にするために
〔A0……Ao〕及び〔B0……Bo〕（０……ｎは演算
論理装置の対応する段を示す）と指称される２つ
のワードについて動作する。演算論理装置は、各
ビツト位置について同様な段を有する。段を一般
的に指称する場合には、段ｉと指称され、これよ
り右の段は段（ｉ−１）、左の段は段（ｉ＋１）
と指称される。各段は、２つのデータ・ワードAi
及びBiから対応する位置の２つのビツトを受ける
とともに、いくつかの演算論理動作のうちの所要
のものを指定する制御信号を受ける。演算動作は
加算動作である。減算、乗算及び除算は加算によ
つて部分的に行われる。通常の論理動作は排他的
OR，AND及びORである。 さらに、各段は和と指称される出力を発生する
とともに、次の段に供給されるキヤリー（すなわ
ちキヤリー出力）と指称される出力を発生する。
このキヤリーは次の段ではキヤリー入力と指称さ
れる。和ビツトは複数ビツト出力を形成し、上位
キヤリー信号は上位和ビツトすなわちオーバーフ
ロー・ビツトを形成するが、一般に、出力として
はあらわれない。演算論理装置が論理機能を実行
するとき、複数ビツト出力が和出力として同じ線
にあらわれる。演算論理装置は、出力を右又は左
にシフトすることを可能にするシフタを含む。 演算論理装置は複雑であり、その回路要素はプ
ロセツサの全体の回路要素のかなりの部分を占め
る。プロセツサ全体はチツプ上に形成される場合
には、演算論理装置によつて占められるスペース
は重要である。本発明の一般的目的は、わずかな
数のゲートのみを使用し且つ半導体チツプ上に占
める領域が小さくてよい演算論理装置を提供する
ことにある。 この目的を達成するために、本発明は、複数の
段を有する演算論理装置において、各段に対する
２つの入力のANDおよびORを当該段だけで発生
することをせず、当該段ではANDおよびOR発生
のための一部の処理だけを行い（すなわち、
NAND及びNORの発生）、次の段で残りの処理
を行う（最終的にANDおよびORを発生する）こ
とにより、排他的OR、加算、ANDおよびORを
行うために各段に必要なゲート数を減少させるも
のである。 すなわち、本発明による演算論理装置は、複数
の段を有し、各段が、 第１および第２の入力（実施例のAiおよびBi）
受けて、これらの排他的OR出力を発生する第１
論理手段（実施例の12）と、 第１、第２および第３制御信号（実施例のSX，
SNOおよびSO）を構成要素として排他的OR、
加算、ANDおよびORのうちのいずれか１つの論
理動作を指定する制御信号のうちの第１制御信号
（実施例のSX）と、前の段からの入力である第３
入力（実施例のCi−１）と、 上記第１論理手段の出力とを受けて、これらの
NAND出力を発生する第２論理手段（実施例の
17）と、 上記第１制御信号と、上記第１および第２論理
手段の出力とを受けて、これらのNAND出力を
発生する第３論理手段（実施例の13）と、 上記第３入力と、上記第２論理手段の出力とを
受けて、これらのNAND出力を発生する第４論
理手段（実施例の16）と、 上記第３および第４論理手段の出力を受けて、
これらのAND出力を発生する第５論理手段（実
施例のDA1）と、 上記第１および第２入力と、上記第２制御信号
（実施例のSNO）とを受けて、これらのNAND
出力を発生する第６論理手段（実施例の18）と、 上記第３制御信号（実施例のSO）と、上記第
１および第２論理手段の出力とを受けて、これら
のNAND出力を発生する第７論理手段（実施例
の19）と、 上記第６および第７論理手段の出力を受けてこ
れらのAND出力を発生する第８論理手段手段
（実施例のDA3）と、 を具備し、 上記第８論理手段の出力を次の段への第３入力
（実施例のCi）とする接続がなされ、 上記制御信号が排他的ORを示すときには、上
記第１制御信号が使用可能信号であり、上記第２
および第３制御信号が使用禁止信号であつて、上
記第５論理手段が、上記第１および第２入力の排
他的OR出力を発生し、 上記制御信号が加算を示すときには、上記第
１、第２および第３制御信号が使用可能信号であ
つて、上記第５および第８論理手段が、それぞ
れ、上記第１、第２および第３入力に関する和お
よびキヤリー出力を発生し、 上記制御信号がANDを示すときには、上記第
１および第３制御信号が使用禁止信号であり、上
記第２制御信号が使用可能信号であつて、上記第
５論理手段が、前の段の第１および第２入力の
AND出力を発生するとともに、上記第８論理手
段が、上記第１および第２入力のNAND出力を
発生し、 上記制御信号がORを示すきには、上記第１制
御信号が使用禁止信号であり、上記第２および第
３制御信号が使用可能信号であつて、上記第５論
理手段が、前の段の第１および第２入力のOR出
力を発生するとともに、上記第８論理手段が、上
記第１および第２入力のNOR出力を発生するも
のである。 したがつて、本発明では、ANDの発生のため
に、第１、第４、第５、第６および第８論理手段
を使用するが、これらはすべて加算動作に直接使
用されるものであり、AND発生のために別個設
けたものではない。 また、本発明では、ORの発生ために、第１、
第４、第５、第６、第７および第８論理手段を使
用するが、これらはすべて加算動作に直接使用さ
れるものであり、OR発生のために別個に設けた
ものではない。 以下、添付図面を参照して本発明の実施例につ
いて説明する。 第１図は演算論理装置の実施例の２つの隣接し
た段ｉ及び（ｉ＋１）を示す。段ｉは回路要素１
２乃至１９を有し、段（ｉ＋１）は段ｉの回路要
素１２乃至１９にそれぞれ対応する回路要素２２
乃至２９を有する。これらの回路要素については
後に説明する。段ｉへの入力Ai及びBi並びに段
（ｉ＋１）への入力Ai+1及びBi+1は上述した表記
法に従つて表現されている。和出力はゲート１３
及び１６のDOT AND接続点DA1並びにゲート
２３及び２６のDOT AND接続点DA2に発生す
る。キヤリー出力はゲート１８及び１９のDOT
AND接続点DA３並びにゲート２８及び２９の
DOT AND接続点DA４に発生する。キヤリー入
力はゲート１６及び１７（並びに２６及び２７）
に生じる。キヤリー出力は補数の形i-1をとる。
この信号の位相は特に必要であるときにのみ考え
ることとする。 各段は、４つの関数のうちの１つを実行する一
般的な演算論理装置を制御する信号から導出され
る３つの信号SX，SNO及びSOを受ける。この
関係は表１に示されている。
【表】
列の頭部に表記されたSO，SX又はSNOの信
号は１が列にあらわれる関数列のOR論理関数な
ので、この信号変換は表１から明らかな一般的な
組合せ論理回路から得ることができる。 シフタは、段ｉのための論理ゲート１４及び１
５並びに段（ｉ＋１）のためのゲート２４及び２
５、これらの出力のDOT AND接続点DA５及び
DA６、及びシフト信号SHを繰上げる制御線か
ら構成される。シフタは周知なので、右（図では
上）へ１ビツト位置シフトするための回路要素の
みを図に示してある。SH＝０のとき、ゲート１
４が使用可能とされ、ゲート１５が使用禁止され
段ｉの和出力Riの補数形iが段ｉの出力に生じ
る。後述するように、段ｉはAND及びOR関数の
ための出力Ri-1を発生し、論理出力Riは段（ｉ＋
１）の和出力に生じる。SH＝１のときには、ゲ
ート１５が使用可能とされ、ゲート１４が使用禁
止され、動作に無関係に出力iの位置を維持する
ために右へ１ビツトシフトする。 排他的OR関数（第２図） 制御信号SNO，SO又はSXが論理レベル１を
有するとき、AND反転ゲートは即ち、NADゲー
トは該ゲートへのAND反転論理関数に従つてそ
の出力に１及び０を発生することが可能となる。
例えば、ゲート１８についてみると、一般的な場
合、出力は、 （）（i）（i） すなわち ＋i＋i である。SNO＝１（すなわち＝０）のとき、
この論理式は、 i i すなわち i＋iとなる。このように、ゲートに与えられ
る制御信号が論理レベル１にセツトされると、ゲ
ートは“使用可能（enable）”になる。より一般
的にいうと、あらゆる論理関数のゲートは、制御
信号が制御信号論理項を該ゲートの出力の論理和
形式において０又は論理積形式において１にする
論理値（０又は１）を有するとき“使用可能にさ
れた”と指称される。 同様に、AND反転ゲートへの制御信号入力が
論理０のとき、該ゲートは他の入力の状態に無関
係にレベル１の出力を発生し、この場合、該ゲー
トは“使用禁止にされた（disabled）”と指称さ
れる。（より一般的にいうと、制御信号は、和出
力中で１として及び積出力中で０として生じる。）
使用禁止ゲートの出力はそれ自身使用可能である
ことに留意されたい。 ゲート１２は排他的OR関数すなわち Ai i＋iBi （Ａ EXOR Ｂとも表記される） を直接形成する。多くの周知の排他的OR回路が
存在し、またこの関数は周知のようにいくつかの
相互接続された論理ゲートによつて実現できる。
ゲート１２の出力は他のゲートの出力を考慮しな
ければならないので、排他的OR関数として直接
使用されない。ゲート１７はゲート１２からの入
力について単にインバータとして作用するように
制御入力SX＝１及びキヤリー入力の値C′＝１（後
述）によつて使用可能にされる。ゲート１３は信
号SX＝１を受ける。（信号SXはSX＝１でないと
ゲート１３が使用禁止とされ、この関数には関係
ない。）ゲート１３はまだゲート１２及び１７の
出力を受ける。ゲート１２及び１７の出力は互い
に補数をなす（何故ならゲート１７はゲート１２
の出力を反転させる）ので、ゲート１３へのこれ
ら２つの入力の一方は必ず０になるので、ゲート
１３は前の例のように制御信号により直接ではな
く論理信号によつて使用禁止される。ゲート１６
は、一方の入力において使用可能信号Ｃ＝１を受
け、他方の入力において排他的OR関数の補数形
を受け、この信号を再補数化する単なるインバー
タとして作用する。この信号はゲート１３及び１
６の出力のDOT AND接続点DA１に生じる。前
述のようにゲート１３は論理レベル１を発生する
ので、DOT AND接続点の出力は排他的OR関数 Ａ＋＋Ｂ である。 前述の信号Ｃ＝１がゲート１５及び１９の出力
のDOT AND接続点に発生するように制御信号
SNO＝０はゲート１５を使用禁止とし、制御信
号SO＝０はゲート１９を使用禁止とする。 和及びキヤリー（第３図） 和はキヤリー入力Ci+1を伴なつた入力AiとBiの
排他的OR関数なので、この関数についての説明
は前述の説明の続きである。この動作の場合、制
御信号SXは排他的OR関数と同様に論理レベル１
にセツトされるが、制御信号SNO及びSOは排他
的OR動作とは反対に両方とも１にセツトされ
る。 後述するように、キヤリー入力信号Ci-1はその
段の右への演算結果に応じて０又は１の値を有す
る。ゲート１７は信号SX＝１によつて使用可能
とされ、論理関数 NOT（i-1AND（Ａ EXOR Ｂ））すなわち Ci-1＋NOT（Ａ EXOR Ｂ） を発生する。信号SX＝１はまたゲート１３がゲ
ート１２及び１７に応答して論理関数 NOT（（Ａ EXOR Ｂ）AND（Ci-1＋NOTA
EXOR Ｂ））） を発生できるようにする。この出力は （NOT（Ci-1））OR（NOT（Ａ EXOR Ｂ）） と簡単に表現できる。 ゲート１６は、NOTCi-1と Ci-1＋NOT（Ａ EXOR Ｂ） とを受けて、AND反転関数 NOT（（NOTCi-1）（Ci-1＋NOT（Ａ EXOR
Ｂ））） 簡単に表現すれば Ci-1＋Ａ EXOR Ｂ を発生する。ゲート１３及び１６のドツト出力に
おけるAND機能は、積の和を生じさせる i-1（Ａ EXOR Ｂ）＋Ci-1（NOT（Ａ EXOR
Ｂ）） を発生するために補数項がAND関数中で削除さ
れることから容易に理解できるであろう。 Ai，Bi及びCi-1のうち２つ以上が１ならば、キ
ヤリー出力関数は１である。ゲート１８及び１９
のDOT AND接続点DA３に補数キヤリー出力i
が発生される。ゲート１８は制御信号SNO＝１
によつて使用可能にされ、ゲート１９は制御信号
SO＝１によつて使用可能にされる。キヤリー出
力の式中の項ABはゲート１８の出力に応じて決
定され、項Ci-1Ｂ及びCi-1Ａはゲート１２及
び１７からの入力に基きゲート１９によつて形成
される。 AND関数（第４図） 第１図の回路はAND動作を行うために、DOT
AND接続点DA３にこの段の入力AiおよびBiに対
するNAND出力を発生させ、他方ゲート１６に
よつて、前段の入力Ai-1およびBi-1のNAND出
力を反転させる。出力積Ai-1Bi-1は出力を入力に
整列させるために第１図のシフタによつて右（図
では上）にシフトされる。 この動作の場合、積i iが段ｉのキヤリー出力
として生じるように制御信号SO＝０はゲート１
９を使用禁止にし、信号SNO＝１はゲート１８
を使用可能にする。制御信号SX＝０はゲート１
７を使用禁止にし、ゲート１７の出力“１”はキ
ヤリー入力i-1 i-1に対する単なくインバータと
して動作するようにゲート１６を使用可能にす
る。制御信号SX＝０は、また、ゲート１６の積
出力Ai-1Bi-1が段ｉの和出力に生じるようにゲー
ト１３を使用禁止にする。 AND関数（第６図） 第６図はAND論理関数に関係する第１図の２
段の回路要素のみを示す。ゲート１８は制御信号
SNO＝１によつて使用可能とされ、入力Ai及び
BiについてAND反転論理関数を実行する。ゲー
ト２６はこの信号を反転し、ゲート１５は段ｉに
反転関数を発生するために信号SH＝１によつて
使用可能にされる。ゲート１９，２３及び２７
（これにこれと対応するゲート２９，１３及び１
７）は制御信号SX＝０及びSO＝０によつて使用
禁止される。 OR論理関数（第５図） 第１図の回路は、入力論理変数AiおよびBiを受
けて、DOT・AND接続点DA３に i＋i を発生する一方、前の段（ｉ−1）からの入力 i-1＋i-1 を反転させて、DOT・AND接続点DA１に Ai-1＋Bi-1 を発生する。シフト回路は論理和が入力変数Ａ及
びＢの対応ビツトと整列するように段１３の出力
信号を１ビツト位置右へシフトするために信号
SH＝１に応答する。 キヤリー論理回路パスにおいて、ゲート１８は
その出力にAND反転関数i iを発生するために
制御信号SNO＝１によつて使用可能にされる。
制御信号SO＝０はゲート１９がゲート１２から
の入力Ａ EXOR Ｂに対して単なるインバータ
として作用するようにゲート１９の入力に別の１
ビツトを発生するためにゲート１７を使用禁止に
する。ゲート１８及び１９のDOT AND接続点
DA３において、出力は、 （i i）（AiBi＋i i）＝（i＋i）（AiBi＋
i
Bi）＝i i＝i＋i のように組合わされる。 制御信号SX＝０は、ゲート１６が出力 Ai-1＋Bi-1 を発生するためにAND論理関数について説明し
たように単なるインバータとして作用するように
ゲート１３及び１７を使用禁止にする。 第７図はOR論理関数に関係する第１図の２段
の回路要素のみを示す。第７図の回路の動作につ
いては、構成において同様な第６図の回路に関す
る説明及び上述のOR関数についての説明から明
らかなのでここでは説明しない。 他の実施例 上述した回路は、多くの用途において好ましい
ものであるが、本発明の範囲を逸脱することなく
例えばOR反転論理要素を使用して又は他の目的
のために容易に変更できることは当業者には明ら
かであろう。
号は１が列にあらわれる関数列のOR論理関数な
ので、この信号変換は表１から明らかな一般的な
組合せ論理回路から得ることができる。 シフタは、段ｉのための論理ゲート１４及び１
５並びに段（ｉ＋１）のためのゲート２４及び２
５、これらの出力のDOT AND接続点DA５及び
DA６、及びシフト信号SHを繰上げる制御線か
ら構成される。シフタは周知なので、右（図では
上）へ１ビツト位置シフトするための回路要素の
みを図に示してある。SH＝０のとき、ゲート１
４が使用可能とされ、ゲート１５が使用禁止され
段ｉの和出力Riの補数形iが段ｉの出力に生じ
る。後述するように、段ｉはAND及びOR関数の
ための出力Ri-1を発生し、論理出力Riは段（ｉ＋
１）の和出力に生じる。SH＝１のときには、ゲ
ート１５が使用可能とされ、ゲート１４が使用禁
止され、動作に無関係に出力iの位置を維持する
ために右へ１ビツトシフトする。 排他的OR関数（第２図） 制御信号SNO，SO又はSXが論理レベル１を
有するとき、AND反転ゲートは即ち、NADゲー
トは該ゲートへのAND反転論理関数に従つてそ
の出力に１及び０を発生することが可能となる。
例えば、ゲート１８についてみると、一般的な場
合、出力は、 （）（i）（i） すなわち ＋i＋i である。SNO＝１（すなわち＝０）のとき、
この論理式は、 i i すなわち i＋iとなる。このように、ゲートに与えられ
る制御信号が論理レベル１にセツトされると、ゲ
ートは“使用可能（enable）”になる。より一般
的にいうと、あらゆる論理関数のゲートは、制御
信号が制御信号論理項を該ゲートの出力の論理和
形式において０又は論理積形式において１にする
論理値（０又は１）を有するとき“使用可能にさ
れた”と指称される。 同様に、AND反転ゲートへの制御信号入力が
論理０のとき、該ゲートは他の入力の状態に無関
係にレベル１の出力を発生し、この場合、該ゲー
トは“使用禁止にされた（disabled）”と指称さ
れる。（より一般的にいうと、制御信号は、和出
力中で１として及び積出力中で０として生じる。）
使用禁止ゲートの出力はそれ自身使用可能である
ことに留意されたい。 ゲート１２は排他的OR関数すなわち Ai i＋iBi （Ａ EXOR Ｂとも表記される） を直接形成する。多くの周知の排他的OR回路が
存在し、またこの関数は周知のようにいくつかの
相互接続された論理ゲートによつて実現できる。
ゲート１２の出力は他のゲートの出力を考慮しな
ければならないので、排他的OR関数として直接
使用されない。ゲート１７はゲート１２からの入
力について単にインバータとして作用するように
制御入力SX＝１及びキヤリー入力の値C′＝１（後
述）によつて使用可能にされる。ゲート１３は信
号SX＝１を受ける。（信号SXはSX＝１でないと
ゲート１３が使用禁止とされ、この関数には関係
ない。）ゲート１３はまだゲート１２及び１７の
出力を受ける。ゲート１２及び１７の出力は互い
に補数をなす（何故ならゲート１７はゲート１２
の出力を反転させる）ので、ゲート１３へのこれ
ら２つの入力の一方は必ず０になるので、ゲート
１３は前の例のように制御信号により直接ではな
く論理信号によつて使用禁止される。ゲート１６
は、一方の入力において使用可能信号Ｃ＝１を受
け、他方の入力において排他的OR関数の補数形
を受け、この信号を再補数化する単なるインバー
タとして作用する。この信号はゲート１３及び１
６の出力のDOT AND接続点DA１に生じる。前
述のようにゲート１３は論理レベル１を発生する
ので、DOT AND接続点の出力は排他的OR関数 Ａ＋＋Ｂ である。 前述の信号Ｃ＝１がゲート１５及び１９の出力
のDOT AND接続点に発生するように制御信号
SNO＝０はゲート１５を使用禁止とし、制御信
号SO＝０はゲート１９を使用禁止とする。 和及びキヤリー（第３図） 和はキヤリー入力Ci+1を伴なつた入力AiとBiの
排他的OR関数なので、この関数についての説明
は前述の説明の続きである。この動作の場合、制
御信号SXは排他的OR関数と同様に論理レベル１
にセツトされるが、制御信号SNO及びSOは排他
的OR動作とは反対に両方とも１にセツトされ
る。 後述するように、キヤリー入力信号Ci-1はその
段の右への演算結果に応じて０又は１の値を有す
る。ゲート１７は信号SX＝１によつて使用可能
とされ、論理関数 NOT（i-1AND（Ａ EXOR Ｂ））すなわち Ci-1＋NOT（Ａ EXOR Ｂ） を発生する。信号SX＝１はまたゲート１３がゲ
ート１２及び１７に応答して論理関数 NOT（（Ａ EXOR Ｂ）AND（Ci-1＋NOTA
EXOR Ｂ））） を発生できるようにする。この出力は （NOT（Ci-1））OR（NOT（Ａ EXOR Ｂ）） と簡単に表現できる。 ゲート１６は、NOTCi-1と Ci-1＋NOT（Ａ EXOR Ｂ） とを受けて、AND反転関数 NOT（（NOTCi-1）（Ci-1＋NOT（Ａ EXOR
Ｂ））） 簡単に表現すれば Ci-1＋Ａ EXOR Ｂ を発生する。ゲート１３及び１６のドツト出力に
おけるAND機能は、積の和を生じさせる i-1（Ａ EXOR Ｂ）＋Ci-1（NOT（Ａ EXOR
Ｂ）） を発生するために補数項がAND関数中で削除さ
れることから容易に理解できるであろう。 Ai，Bi及びCi-1のうち２つ以上が１ならば、キ
ヤリー出力関数は１である。ゲート１８及び１９
のDOT AND接続点DA３に補数キヤリー出力i
が発生される。ゲート１８は制御信号SNO＝１
によつて使用可能にされ、ゲート１９は制御信号
SO＝１によつて使用可能にされる。キヤリー出
力の式中の項ABはゲート１８の出力に応じて決
定され、項Ci-1Ｂ及びCi-1Ａはゲート１２及
び１７からの入力に基きゲート１９によつて形成
される。 AND関数（第４図） 第１図の回路はAND動作を行うために、DOT
AND接続点DA３にこの段の入力AiおよびBiに対
するNAND出力を発生させ、他方ゲート１６に
よつて、前段の入力Ai-1およびBi-1のNAND出
力を反転させる。出力積Ai-1Bi-1は出力を入力に
整列させるために第１図のシフタによつて右（図
では上）にシフトされる。 この動作の場合、積i iが段ｉのキヤリー出力
として生じるように制御信号SO＝０はゲート１
９を使用禁止にし、信号SNO＝１はゲート１８
を使用可能にする。制御信号SX＝０はゲート１
７を使用禁止にし、ゲート１７の出力“１”はキ
ヤリー入力i-1 i-1に対する単なくインバータと
して動作するようにゲート１６を使用可能にす
る。制御信号SX＝０は、また、ゲート１６の積
出力Ai-1Bi-1が段ｉの和出力に生じるようにゲー
ト１３を使用禁止にする。 AND関数（第６図） 第６図はAND論理関数に関係する第１図の２
段の回路要素のみを示す。ゲート１８は制御信号
SNO＝１によつて使用可能とされ、入力Ai及び
BiについてAND反転論理関数を実行する。ゲー
ト２６はこの信号を反転し、ゲート１５は段ｉに
反転関数を発生するために信号SH＝１によつて
使用可能にされる。ゲート１９，２３及び２７
（これにこれと対応するゲート２９，１３及び１
７）は制御信号SX＝０及びSO＝０によつて使用
禁止される。 OR論理関数（第５図） 第１図の回路は、入力論理変数AiおよびBiを受
けて、DOT・AND接続点DA３に i＋i を発生する一方、前の段（ｉ−1）からの入力 i-1＋i-1 を反転させて、DOT・AND接続点DA１に Ai-1＋Bi-1 を発生する。シフト回路は論理和が入力変数Ａ及
びＢの対応ビツトと整列するように段１３の出力
信号を１ビツト位置右へシフトするために信号
SH＝１に応答する。 キヤリー論理回路パスにおいて、ゲート１８は
その出力にAND反転関数i iを発生するために
制御信号SNO＝１によつて使用可能にされる。
制御信号SO＝０はゲート１９がゲート１２から
の入力Ａ EXOR Ｂに対して単なるインバータ
として作用するようにゲート１９の入力に別の１
ビツトを発生するためにゲート１７を使用禁止に
する。ゲート１８及び１９のDOT AND接続点
DA３において、出力は、 （i i）（AiBi＋i i）＝（i＋i）（AiBi＋
i
Bi）＝i i＝i＋i のように組合わされる。 制御信号SX＝０は、ゲート１６が出力 Ai-1＋Bi-1 を発生するためにAND論理関数について説明し
たように単なるインバータとして作用するように
ゲート１３及び１７を使用禁止にする。 第７図はOR論理関数に関係する第１図の２段
の回路要素のみを示す。第７図の回路の動作につ
いては、構成において同様な第６図の回路に関す
る説明及び上述のOR関数についての説明から明
らかなのでここでは説明しない。 他の実施例 上述した回路は、多くの用途において好ましい
ものであるが、本発明の範囲を逸脱することなく
例えばOR反転論理要素を使用して又は他の目的
のために容易に変更できることは当業者には明ら
かであろう。
第１図は本発明によるデータ処理装置の演算論
理装置の実施例の２つの代表的段を示す論理回路
図、第２図は排他的OR動作を実行する第１図の
演算論理装置の１つの段を示す論理回路図、第３
図は和及びキヤリー動作を実行する第１図の演算
論理装置の１つの段を示す論理回路図、第４図は
AND動作を実行する第１図の演算論理装置の１
つの段を示す論理回路図、第５図はOR動作を実
行する第１図の演算論理装置の１つの段を示す論
理回路図、第６図及び第７図はそれぞれAND及
びOR動作の別の説明を行うためにいくつかの回
路要素が除去された演算論理装置の隣接した２つ
の段を示す論理回路図である。 １２，２２……排他的ORゲート、１３，１
４，１５，１６，１７，１８，１９，２３，２
４，２５，２６，２７，２８……NANDゲート。
理装置の実施例の２つの代表的段を示す論理回路
図、第２図は排他的OR動作を実行する第１図の
演算論理装置の１つの段を示す論理回路図、第３
図は和及びキヤリー動作を実行する第１図の演算
論理装置の１つの段を示す論理回路図、第４図は
AND動作を実行する第１図の演算論理装置の１
つの段を示す論理回路図、第５図はOR動作を実
行する第１図の演算論理装置の１つの段を示す論
理回路図、第６図及び第７図はそれぞれAND及
びOR動作の別の説明を行うためにいくつかの回
路要素が除去された演算論理装置の隣接した２つ
の段を示す論理回路図である。 １２，２２……排他的ORゲート、１３，１
４，１５，１６，１７，１８，１９，２３，２
４，２５，２６，２７，２８……NANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 複数の段を有する演算論理装置であつて、各
段が、 第１および第２の入力を受けて、これらの排他
的OR出力を発生する第１論理手段と、 第１、第２および第３制御信号を構成要素とし
て排他的OR、加算、ANDおよびORのうちのい
ずれか１つの論理動作を指定する制御信号のうち
の第１制御信号と、前の段からの入力である第３
入力と、前記第１論理手段の出力とを受けて、こ
れらのNAND出力を発生する第２論理手段と、 前記第１制御信号と、前記第１および第２論理
手段の出力とを受けて、これらのNAND出力を
発生する第３論理手段と、 前記第３入力と、前記第２論理手段の出力とを
受けて、これらのNAND出力を発生する第４論
理手段と、 前記第３および第４論理手段の出力を受けて、
これらのAND出力を発生する第５論理手段と、 前記第１および第２入力と、前記第２制御信号
とを受けて、これらのNAND出力を発生する第
６論理手段と、 前記第３制御信号と、前記第１および第２論理
手段の出力とを受けて、これらのNAND出力を
発生する第７論理手段と、 前記第６および第７論理手段の出力を受けて、
これらのAND出力を発生する第８論理手段とを
具備し、 前記第８論理手段の出力を次の段への第３入力
とする接続がなされ、 前記制御信号が排他的ORを示すときには、前
記第１制御信号が使用可能信号であり、前記第２
および第３制御信号が使用禁止信号であつて、前
記第５論理手段が、前記第１および第２入力の排
他的OR出力を発生し、 前記制御信号が加算を示すときには、前記第
１、第２および第３制御信号が、使用可能信号で
あつて、前記第５および第８論理手段が、それぞ
れ、前記第１、第２および第３入力に関する和お
よびキヤリー出力を発生し、 前記制御信号がANDを示すときには、前記第
１および第３制御信号が使用禁止信号であり、前
記第２制御信号が使用可能信号であつて、前記第
５論理手段が、前の段の第１および第２入力の
AND出力を発生するとともに、前記第８論理手
段が、前記第１および第２入力のNAND出力を
発生し、 前記制御信号がORを示すときには、前記第１
制御信号が使用禁止信号であり、前記第２および
第３制御信号が使用可能信号であつて、前記第５
論理手段が、前の段の第１および第２入力のOR
出力を発生するとともに、前記第８論理手段が、
前記第１および第２入力のNOR出力を発生する
演算論理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US278794 | 1981-06-29 | ||
| US06/278,794 US4435782A (en) | 1981-06-29 | 1981-06-29 | Data processing system with high density arithmetic and logic unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584440A JPS584440A (ja) | 1983-01-11 |
| JPH0225537B2 true JPH0225537B2 (ja) | 1990-06-04 |
Family
ID=23066398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57064843A Granted JPS584440A (ja) | 1981-06-29 | 1982-04-20 | 演算論理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4435782A (ja) |
| EP (1) | EP0068109B1 (ja) |
| JP (1) | JPS584440A (ja) |
| DE (1) | DE3278335D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4471454A (en) * | 1981-10-27 | 1984-09-11 | Ibm Corporation | Fast, efficient, small adder |
| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
| US4851714A (en) * | 1987-12-11 | 1989-07-25 | American Telephone And Telgraph Company, At&T Bell Laboratories | Multiple output field effect transistor logic |
| US5168568A (en) * | 1989-02-06 | 1992-12-01 | Compaq Computer Corporation | Delaying arbitration of bus access in digital computers |
| JPH06149540A (ja) * | 1992-11-05 | 1994-05-27 | Mitsubishi Electric Corp | 算術論理演算回路 |
| US6142581A (en) * | 1995-12-26 | 2000-11-07 | Denso Corporation | Hydraulic circuit having a rotary type pump and brake apparatus for a vehicle provided with the same |
| US6065028A (en) * | 1996-09-16 | 2000-05-16 | International Business Machines Corporation | Multifunctional macro |
| US9098932B2 (en) * | 2004-08-11 | 2015-08-04 | Ati Technologies Ulc | Graphics processing logic with variable arithmetic logic unit control and method therefor |
| US7577869B2 (en) * | 2004-08-11 | 2009-08-18 | Ati Technologies Ulc | Apparatus with redundant circuitry and method therefor |
| US9135017B2 (en) * | 2007-01-16 | 2015-09-15 | Ati Technologies Ulc | Configurable shader ALU units |
| US9037931B2 (en) | 2011-12-21 | 2015-05-19 | Advanced Micro Devices, Inc. | Methods and systems for logic device defect tolerant redundancy |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3454751A (en) | 1966-01-20 | 1969-07-08 | Westinghouse Electric Corp | Binary adder circuit using denial logic |
| JPS48102939A (ja) * | 1972-04-07 | 1973-12-24 | ||
| US4157589A (en) * | 1977-09-09 | 1979-06-05 | Gte Laboratories Incorporated | Arithmetic logic apparatus |
| US4218747A (en) | 1978-06-05 | 1980-08-19 | Fujitsu Limited | Arithmetic and logic unit using basic cells |
| US4349888A (en) | 1980-09-08 | 1982-09-14 | Motorola, Inc. | CMOS Static ALU |
-
1981
- 1981-06-29 US US06/278,794 patent/US4435782A/en not_active Expired - Lifetime
-
1982
- 1982-04-20 JP JP57064843A patent/JPS584440A/ja active Granted
- 1982-05-05 EP EP82103881A patent/EP0068109B1/en not_active Expired
- 1982-05-05 DE DE8282103881T patent/DE3278335D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3278335D1 (en) | 1988-05-19 |
| EP0068109A3 (en) | 1985-12-11 |
| EP0068109A2 (en) | 1983-01-05 |
| EP0068109B1 (en) | 1988-04-13 |
| US4435782A (en) | 1984-03-06 |
| JPS584440A (ja) | 1983-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5151875A (en) | MOS array multiplier cell | |
| JP2540934B2 (ja) | 論理回路装置 | |
| US5043990A (en) | Semiconductor integrated circuit device | |
| US6260055B1 (en) | Data split parallel shifter and parallel adder/subtractor | |
| US4363107A (en) | Binary multiplication cell circuit | |
| JPH0225537B2 (ja) | ||
| JPS63102510A (ja) | 排他的ｏｒゲートおよび／または排他的ｎｏｒゲートを構成する組合せ回路 | |
| US3970833A (en) | High-speed adder | |
| US5636157A (en) | Modular 64-bit integer adder | |
| US7298171B2 (en) | Layout area efficient, high speed, dynamic multi-input exclusive or (XOR) and exclusive NOR (XNOR) logic gate circuit designs for integrated circuit devices | |
| US6066978A (en) | Partial product generating circuit | |
| JPH0477931B2 (ja) | ||
| US6003059A (en) | Carry select adder using two level selectors | |
| US5732008A (en) | Low-power high performance adder | |
| EP0224841B1 (en) | Logic arithmetic circuit | |
| US4254471A (en) | Binary adder circuit | |
| JPH0476133B2 (ja) | ||
| US4805130A (en) | Arithmetic and logic circuit stage | |
| JP3513158B2 (ja) | 半導体集積回路装置 | |
| US5442801A (en) | Arithmetic and logic unit | |
| US7203714B1 (en) | Logic circuit | |
| JPH09185493A (ja) | 加算器用集積回路 | |
| US6580294B1 (en) | Zipper domino carry generate cell for fast adders | |
| KR100278992B1 (ko) | 전가산기 | |
| KR100190104B1 (ko) | 증산 기능 및 감산 기능을 겸용하는 증감산기 |