JPH0218732B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプログラム制御の情報処理
装置に関し、特に先行制御によりマイクロ命令ス
テツプ数を短縮した情報処理装置に関するもので
ある。

〔従来技術〕

マイクロプログラム制御の情報処理装置は、処
理装置の基本動作を指定するマイクロ命令セツト
によりプログラミングを行い、これを制御記憶装
置に格納し、これから逐次マイクロ命令を読み出
し実行することにより、処理装置の動作を実現す
る。処理装置の機械語命令を実現するためのマイ
クロプログラム制御部は、大きく３つの部分より
成る。すなわち、次の通りである。

(1) 機械語命令を主記憶装置から読み出す。

(2) 読み出した機械語命令を解読する。

(3) 解読した機械語命令を実行する。

(2)では、機械語命令を解読し、各命令に対応し
たマイクロ命令実行ルーチンへ分岐する処理があ
り、(3)では、各命令に共通なオペランド記述部の
アドレス計算実行後、オペレーシヨン部の実行を
行う処理がある。

機械語命令は、その用途、目的により、効率の
よい処理を行う命令を用意するが、ここでは、第
１図に示す様に、２つの形式の例を示す。

形式１と形式２はともに、オペレーシヨンコー
ド部により、オペランドの属性が異なり、オペラ
ンドはレジスタの内容、レジスタとデイスプレイ
スメントの演算した内容あるいは主記憶装置の内
容に分かれる。形式１は、第１オペランドが暗黙
のうちに特定のレジスタの内容、あるいは、該レ
ジスタで示される主記憶装置の内容に決められて
いるところが形式２と異なる。この例は、第１オ
ペランドと第２オペランドの演算を行う命令であ
るが、形式１は、分岐命令とし、形式２はオペラ
ンド記述部２が、レジスタとデイスプレイスメン
トの演算した結果をアドレスとする主記憶装置の
内容を指し、これを第２オペランドとし、オペラ
ンド記述部１が、レジスタの内容を指し、これを
第１オペランドとする例である。

形式２の機械語命令を１個の演算器で実現する
マイクロ命令の動作フローのタイムチヤートを、
第２図、第３図に示す。第２図は、機械語命令の
処理を、機械語命令の読み出しIF、読み出した
機械語命令の解読Ｄ、オペランド記述部２に示す
内容のアドレス計算Ａ、第２オペランドの読み出
しOF、第１オペランドと第２オペランドの演算
Ｅを繰返し行う動作フローである。この動作フロ
ーでは、アドレス計算Ａ、オペランド間の演算Ｅ
以外では、演算器は動作していない。

これを改善して高速処理にしたのが第３図であ
る。第３図は、３つの機械語命令を２マシンサイ
クルずらして、同時に処理を行うマイクロ命令の
動作フローで、主記憶装置の読出し、演算器の使
用を効率よく行うことができる。これを実現する
ためには、ハードウエアは機械語命令を格納する
インストラクシヨンレジスタが少くとも３個必要
であり、また機械語命令解読後に前に読み出した
機械語のオペランド間の演算をする為の演算記憶
制御回路が必要である。

第３図から明らかなように、３命令の処理時間
が15マシンサイクルから10マシンサイクルに短縮
される。第３図に示した動作フローで動く情報処
理装置が形式１の分岐命令の場合には、第４図に
示す動作フローで動作する。すなわち、２番目の
読出した機械語命令が分岐命令の場合には、３番
目に読出した命令は実行してはならず、分岐先の
機械語命令から続行しなければならない。この
為、動作フローに乱れが生じ、演算の処理速度が
低下する。

１個の演算器を最適に動作させた場合、形式２
の機械語命令を連続してｎ回実行すると、2nマ
シンサイクルで動作するはずである。しかし、従
来の１個の演算器を使用した情報処理装置は、第
３図で示したように、形式２の機械語命令を連続
してｎ回実行すると、2n＋４マシンサイクルの
時間を要し、情報処理装置を最適に動作するには
到らなかつた。

〔発明の目的〕

本発明の目的は、このような従来の問題を解決
し、１個の演算器を最適に動作させて、処理効率
を向上させることが可能な情報処理装置を提供す
ることにある。

〔発明の概要〕

上記目的を達成するため、本発明の情報処理装
置は、単独の演算装置と、主記憶装置から連続し
て読み出された複数の命令を格納する複数の命令
レジスタと、読み出された命令の解読用デコーダ
およびアドレス計算用デコーダとを備えて、先行
制御を行うマイクロプログラム制御の情報処理装
置において、主記憶装置から連続して読み出され
た複数の命令を別個に選択して、それぞれ上記命
令解読用デコーダあるいはアドレス計算用デコー
ダの一方に送出する複数の第１のセレクタと、制
御記憶から読み出されたマイクロ命令中のアドレ
ス計算先行制御指定フイールドの内容で制御され
ることにより、オペランドのアドレス計算を行う
ため、上記アドレス計算用デコーダの出力制御信
号を上記演算装置に送出するか否かを選択する第
２のセレクタと、上記オペランドのアドレス計算
結果を分岐命令のときにプログラムカウンタにセ
ツトするように制御する分岐命令選択デコーダと
を具備したことに特徴がある。

〔発明の実施例〕

以下、本発明の一実施例を説明する。

第５図は、前記形式２の機械語命令のマイクロ
命令の動作フローチヤートであり、第６図は、こ
のマイクロ命令を実現する本発明のハードウエア
の概略構成図である。第５図は、２命令を１マシ
ンサイクルずらして同時に処理を行う動作フロー
である。

本発明では、(i)前記形式２の命令を実行する際
に、オペレーシヨン・コードのデコードＤとオペ
ランド記述部のアドレス計算Ａを、同一マシン・
サイクルで並行して行うことにより、１命令を４
マシン・サイクルで実行すること、および(ii)前記
形式１（つまり分岐命令）を実行する際には、デ
コードＤの前にオペランド記述部のアドレス計算
Ａを行つてしまい、分岐先の主記憶装置アドレス
を先に算出することにより、次のマシン・サイク
ルで分岐先の命令を読み出し、分岐がない場合よ
り１マシン・サイクル短縮した時間で実行するこ
と、を可能にしている。

第６図において、１は主記憶装置、２，３はそ
れぞれＡ側とＢ側の演算用レジスタ、４はメモ
リ・アドレス・レジスタ、５はプログラム・カウ
ンタ、６はメモリ・バツフア・レジスタ、７，８
はそれぞれ第１と第２のインストラクシヨン・レ
ジスタ、９は計算用セレクタ、１０は機械語命令
解読用セレクタ、１１はアドレス計算用デコー
ダ、１２は機械語命令解読用デコーダ、１３は演
算器、１４はマイクロプログラム加算回路、１５
はマイクロ命令アドレス・セレクタ、１６はマイ
クロ命令アドレス・レジスタ、１７は制御記憶装
置、１８はマイクロ命令レジスタ、１９は演算制
御信号用セレクタ、２０は分岐命令選択デコーダ
である。

第６図においては、前記(i)に示したデコードＤ
とオペランド記述部のアドレス計算Ａを並行して
実行るするたに、２つのインストラクシヨン・レ
ジスタ７，８に保持された命令のうち、２番目に
読み出された命令を選択し、デコードしてオペラ
ンド記述部のアドレス計算の制御を行う手段９，
11，19を新たに設けるとともに、制御記憶装置１
７から読み出されたマイクロ命令の中にアドレス
計算先行制御指定フイールドＣを設けてセレクタ
１９を制御するようにしている。また、前記(ii)に
示した分岐命令のときのステツプ短縮のために、
さらに分岐命令選択デコーダ２０を新たに設け、
先に求めたオペランド記述部のアドレス計算結果
を、メモリ・アドレス・レジスタ４にセツトする
ことなく、プログラム・カウンタ５にセツトする
ように制御する。これにより、分岐命令による処
理速度の低下を防止し、通常の場合よりさらに１
マシン・サイクル処理を短縮している。

第６図の動作を詳述する。

マイクロ命令が、機械語命令読み出し（命令１
のIF）を指定すると、プログラム・カウンタ５
に対応した命令１を主記憶装置１より読み出し、
インストラクシヨン・レジスタ７にセツトする。
次に、マイクロ命令が、機械語命令読み出し（命
令２のIF）と、命令１の解読Ｄと命令１のオペ
ランド記述部のアドレス計算Ａを指定すると、先
行制御のため、インストラクシヨン・レジスタ８
に主記憶装置１より読み出した命令２をセツトす
る。また、現在実行しようとする命令がセツトさ
れているインストラクシヨンレジスタ７をセレク
タ１０により選択し、これに基づいて命令１のマ
イクロ命令実行群の先頭番地へ分岐する為にマイ
クロ命令アドレスを作成するデコーダ１２で命令
１のオペレーシヨン・コードをデコードし、その
出力をマイクロ命令アドレス・セレクタ１５が選
択して、マイクロ命令アドレス・レジスタ１６に
セツトする。１６，１７，１８はマイクロプログ
ラム制御部を構成するもので、マイクロ命令アド
レス・レジスタ１６の内容をアドレスとして制御
記憶装置１７にアクセスし、そのアドレス・エリ
アからマイクロ命令を読み出して、マイクロ命令
レジスタ１８にセツトする。マイクロ命令レジス
タ１８にセツトされたマイクロ命令には、特別の
３つのフイールドａ，ｂ，ｃが設けられ、１つは
次のマイクロ命令を読み出すためのアドレス指定
を行うフイールドａ、他の１つは演算を実行する
ための制御信号を出力するフイールドｂ、最後の
１つは次の命令のアドレス計算先行制御指定を行
うフイールドＣである。

マイクロ命令レジスタ１８にマイクロ命令がセ
ツトされると、これと同時に、命令１をセツトし
たインストラクシヨン・レジスタ７をセレクタ９
により選択して、演算用レジスタと演算内容を指
定するデコーダ１１によりデコードし、オペラン
ド記述部のアドレス計算の為の制御信号を出力す
る。この時、マイクロ命令は、先行アドレス計算
指定をし（命令２のＡ）、演算制御信号をセレク
タ１９により、デコーダ１１の出力に選択する。
次に、マイクロ命令が命令１のオペランドの読み
出し（OF）と命令２のオペランド記述部のアド
レス計算Ａを指定すると、命令１のオペランドア
ドレスがセツトされているアドレスレジスタ４に
対応した内容を主記憶装置１より読み出し、メモ
リバツフアレジスタ６にセツトする。また、命令
２をセツトしたインストラクシヨンレジスタ８を
セレクタ９により選択し、前記のように、命令２
のオペランド記述部のアドレス計算Ａを行う制御
信号をセレクタ１９より出力し、アドレス計算を
行う。セレクタ９は、前のマイクロ命令で機械語
命令解読Ｄを指定すると、次に読み出した機械語
命令をセツトするインストラクシヨンレジスタ７
を選択する。

次に、マイクロ命令は、命令１の演算Ｅの実行
と、命令２のオペランド読み出し（OF）と命令
２の解読Ｄを指定すると、セレクタ１９はマイク
ロ命令レジスタ１８が出力する演算用制御信号(b)
を選択し、オペランドをセツトしているメモリ・
バツフア・レジスタ６とレジスタ２で命令１のオ
ペレーシヨンコードに従つた演算を行う。また、
命令２のオペランド・アドレスがセツトされてい
るアドレスレジスタ４に対応した内容を主記憶装
置１より読み出し、メモリバツフアレジスタ６に
セツトする。同時に、命令２の解読Ｄを行い、前
記の様に命令２に対応するマイクロ命令群の先頭
のマイクロ命令をマイクロ命令レジスタ１８にセ
ツトする。

次に、マイクロ命令が次の機械語命令の読み出
し（命令３のIF）と、命令２の演算Ｅの実行を
指定すると、前記のようにインストラクシヨンレ
ジスタ７に命令３をセツトすると同時に、マイク
ロ命令レジスタ１８が出力する演算用制御信号(b)
をセレクタ１９が選択し、命令２の演算Ｅを行
う。以下この動作を繰返す。

この動作を繰返しのタイム・チヤートを、第７
図ｂに示す。すなわち、第７図ｂは形式２の命令
を連続して実行した場合であつて、命令１と命令
２を実行する合計時間は５マシン・サイクル、つ
まり2n＋１（ｎは命令数）マシン・サイクルであ
るが、命令３は演算器１３が空いていないため、
３マシン・サイクル遅れて読み出されることにな
り、命令１〜命令３の合計時間は８マシン・サイ
クル、つまり2n＋２マシン・サイクルかかるこ
とになる。しかし、演算器１３を２個設ければ、
2nマシン・サイクルで実行可能である。このよ
うに、本実施例によれば、マイクロ命令でオペラ
ンド記述部のアドレス計算を、機械語命令のオペ
レーシヨンコード解読の前に行う事により、前記
形式２の命令を連続してｎ回実行するので、2n
マシンサイクの時間で実行でき、処理装置の効率
を上げる効果がある。

次に、本実施例のハードウエアを用いて形式１
の機械語命令を実行するマイクロ命令の動作フロ
ーを第７図ａに示す。第７図ａが第７図ｂと異な
る点は、命令２が分岐命令である為、動作フロー
が乱れる点にある。第７図ａを実現するハードウ
エアで分岐命令特有のものは、第６図の分岐命令
選択デコーダ２０が動作する事であり、読み出し
た機械語命令が分岐命令の場合には、オペランド
記述部のアドレス計算結果をメモリアドレス・レ
ジスタ４にセツトするのではなく、プログラム・
カウンタ５にセツトし、かつ読み出したオペラン
ドをインストラクシヨンレジスタ７にセツトする
様、本デコーダ２０が制御する。これにより分岐
命令による処理速度の低下を最小限に留める事が
できる。

すなわち、第７図ａに示すように、分岐命令２
がある場合、命令１〜命令３の実行時間の合計は
７マシン・サイクルであり、これは2n＋１マシ
ン・サイクルである。

〔発明の効果〕

本発明によれば、機械語命令のオペレーシヨン
コードを解読して、機械語命令に対応したマイク
ロ命令群に分岐する前に、オペランド記述部のア
ドレス計算を行うことができ、かつ全てのステツ
プで単独の演算装置を使用し、メモリアクセスを
実行するので、レジスタ・メモリ演算をｎ回連続
して行うとほぼ2nマシンサイクルの時間で行う
事ができ、処理装置の高速化の効果がある。

【図面の簡単な説明】

第１図は、機械語命令の２つの命令形式の例を
示す図、第２図は第１図の形式２の機械語命令を
実現したマイクロ命令動作フロー図、第３図は第
２図を改善したマイクロ命令動作フロー図、第４
図は第１図の形式１の機械語命令を実現したマイ
クロ命令動作フロー図、第５図、第７図は本発明
を実施したマイクロ命令の動作フロー図、第６図
は本発明の実施例を示す情報処理装置の概略構成
図である。 １：主記憶装置、２：演算用Ａ側レジスタ、
３：演算用Ｂ側レジスタ、４：メモリアドレスレ
ジスタ、５：プログラムカウンタ、６：メモリバ
ツフアレジスタ、７：インストラクシヨンレジス
タ１、８：インストラクシヨンレジスタ２、９：
アドレス計算用セレクタ、１０：機械語命令解読
用セレクタ、１１：アドレス計算用デコーダ、１
２：機械語命令解読用デコーダ、１３：演算器、
１４：マイクロプログラム加算回路、１５：マイ
クロ命令アドレスセレクタ、１６：マイクロ命令
アドレスレジスタ、１７：制御用記憶装置、１
８：マイクロ命令レジスタ、１９：演算制御信号
用セレクタ、２０：分岐命令選択デコーダ。

Claims (1)

【特許請求の範囲】
1. １ 単独の演算装置と、主記憶装置から連続して
   読み出された複数の命令を格納する複数の命令レ
   ジスタと、読み出された命令の解読用デコーダお
   よびアドレス計算用デコーダとを備えて、先行制
   御を行うマイクロプログラム制御の情報処理装置
   において、主記憶装置から連続して読み出された
   複数の命令を別個に選択して、それぞれ上記命令
   解読用デコーダあるいはアドレス計算用デコーダ
   の一方に送出する複数の第１のセレクタと、制御
   記憶から読み出されたマイクロ命令中のアドレス
   計算先行制御指定フイールドの内容で制御される
   ことにより、オペランドのアドレス計算を行うた
   め、上記アドレス計算用デコーダの出力制御信号
   を上記演算装置に送出するか否かを選択する第２
   のセレクタと、上記オペランドのアドレス計算結
   果を分岐命令のときにプログラムカウンタにセツ
   トするように制御する分岐命令選択デコーダとを
   具備したことを特徴とする情報処理装置。