JPH07110769A - Ｖｌｉｗ型計算機 - Google Patents

Abstract

(57)【要約】 【目的】 小規模なハードウェアにより高度な並列計算
機能を実現する。 【構成】 命令レジスタ１に格納される命令は通常の単
一動作命令である。そして、ＶＬＩＷ型命令に対応して
通常の命令と同じ形式でＶＬＩＷ型動作を開始する命令
の形式を定義する。デコーダ２は、命令レジスタ１から
この形式の命令を読み出すと、命令バッファ制御部３に
より命令バッファ４を介して各演算器５を並列動作させ
る。即ち、命令バッファ制御部３は、ＶＬＩＷ型命令の
種類に応じた番号等により命令バッファ４にそのＶＬＩ
Ｗ型命令が格納されているか否かを判別し、ＶＬＩＷ型
命令が格納されていればそのＶＬＩＷ型命令に従って各
演算器５を動作させる。一方、命令バッファ４にＶＬＩ
Ｗ型命令が格納されていなければ所定の記憶領域から通
常の命令の列として読み出した命令を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の機能ユニットに
対し、長命令形式で制御を行なうＶＬＩＷ型計算機に関
するものである。

【０００２】

【従来の技術】一般に、並列計算機は、複数の機能実行
ユニットを有し、それらを同時並行して動作させること
により、高速処理を行なう。このような並列計算機の一
種としてＶＬＩＷ計算機がある。ＶＬＩＷ計算機では、
比較的長い命令を多数のフィールドに分割し、各々のフ
ィールドで多数の演算器、レジスタ、相互結合網、メモ
リなどを独立に制御できる（富田真治著「並列計算機構
成論 第１３１頁〜１３３頁」昭晃堂（1986）、John
L.Hennesy and David A.Patterson著 富田真治、村上
和彰、新實治男訳「コンピュータ・アーキテクチャ 第
３１６〜３２３頁」日経ＢＰ社（1992）参照）。図２
は、従来のＶＬＩＷ型計算機の一構成例を示すブロック
図である。図示の計算機は、複数の演算器２１、命令レ
ジスタ２２、レジスタファイル２３等から成る。

【０００３】演算器２１は、レジスタファイル２３に格
納されたデータに加算、減算等の種々の演算を加えるユ
ニットであり、ｎ個の同種あるいは異種構造のユニット
から成る。これらの演算器２１は、一般的には、固定小
数点演算ユニット、浮動小数点演算ユニット、メモリア
クセスユニット、シーケンス制御ユニット等を組み合せ
たものである。命令レジスタ２２には、図示のような形
式の命令が格納される。この命令は、複数のフィールド
Ｆ０、Ｆ１等から成り、それぞれのフィールドＦ０、Ｆ
１等は、それぞれの演算ユニットＡ０、Ａ１等に対応し
たフィールドと全体の制御を行なうその他の制御フィー
ルドＧから成る。演算ユニットＡ０、Ａ１等に対応した
フィールドＦ０、Ｆ１等は、演算ユニットＡ０、Ａ１等
の制御、演算ユニットＡ０、Ａ１等に対するレジスタフ
ァイル２３内のレジスタの指定等を行なう。

【０００４】レジスタファイル２３は、複数のレジスタ
から成る。これらの複数のレジスタは、演算器２１の相
互結合網を含む。演算器２１の入力元あるいは出力先と
なるレジスタ及び、演算器２１同士、あるいは各演算器
２１と各レジスタは、この相互結合網により接続され
る。このような構成の計算機を用いた場合、プログラム
中の並列性を検出し、命令の各フィールドを埋めること
により、簡単なハードウェア構成で最大限の並列性を得
られる。また、並列性の検出を静的に行なうようにして
いるため、実行時に並列動作の可能性を検出するハード
ウェアが不要である。このため、小規模のハードウェア
で高速かつ柔軟な計算機を構成することが可能になる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。 （１）命令長の問題 ＶＬＩＷ型計算機は上述した特徴により命令長が比較的
長くなる。また、高速動作を要求するため、１マシンサ
イクルで１命令を供給する必要がある。従って、命令長
の幅と同じ幅の命令バッファと、命令バスを必要とす
る。 （２）コードサイズの問題 並列度を上げるためには、プログラムのループの部分は
展開しなければならない。従って、並列度を上げること
は、コードサイズが増加する要因になる。また、プログ
ラムに内在する並列度より、演算器の多重度の方が大き
い場合、命令フィールドがすべて埋まらず、未使用の命
令フィールド（ＮＯＰ）により、コードサイズが増加す
る。

【０００６】（３）レジスタポート数の問題 すべての演算器がいずれのレジスタにも接続され、いず
れのレジスタも同時使用できるようになっているので、
各レジスタに演算器の数に比例した数のポートが必要で
ある。本発明は、以上の点に着目してなされたもので、
小規模なハードウェアにより高度な並列計算機能を実現
できるようにしたＶＬＩＷ型計算機を提供することを目
的とするものである。

【０００７】

【課題を解決するための手段】本発明のＶＬＩＷ型計算
機は、ＶＬＩＷ型命令を通常の命令と同じ形式で格納す
る命令レジスタと、当該命令レジスタから読み出された
命令がＶＬＩＷ型命令か通常の命令かを判別するデコー
ダと、前記ＶＬＩＷ型命令をＶＬＩＷ型命令の形式で格
納する命令バッファと、前記デコーダにより前記命令レ
ジスタから読み出された命令がＶＬＩＷ型命令であると
判別された場合に前記命令バッファにそのＶＬＩＷ型命
令が格納されているか否かを判別し、そのＶＬＩＷ型命
令が格納されているときは、当該命令バッファからその
ＶＬＩＷ型命令を読み出して並列処理を行なう命令バッ
ファ制御部とを備えたことを特徴とするものである。

【０００８】

【作用】本発明のＶＬＩＷ型計算機においては、命令レ
ジスタに格納される命令は通常の単一動作命令である。
そして、ＶＬＩＷ型命令に対応して通常の命令と同じ形
式でＶＬＩＷ型動作を開始する命令の形式を定義する。
デコーダは、命令レジスタからこの形式の命令を読み出
すと、命令バッファ制御部により命令バッファを介して
各演算器を並列動作させる。即ち、命令バッファ制御部
は、ＶＬＩＷ型命令の種類に応じた番号等により命令バ
ッファに対応するＶＬＩＷ型命令の形式のＶＬＩＷ型命
令が格納されているか否かを判別し、ＶＬＩＷ型命令が
格納されていればそのＶＬＩＷ型命令に従って演算器を
動作させる。一方、命令バッファにＶＬＩＷ型命令が格
納されていなければ所定の記憶領域から通常の命令の列
としてＶＬＩＷ型命令を実行し、命令バッファにはＶＬ
ＩＷ型命令の形式のＶＬＩＷ型命令を格納する。これに
より、命令レジスタからこれと同じＶＬＩＷ型動作を開
始する命令が読み出されたときは、命令バッファに格納
されたＶＬＩＷ型命令が読み出され、各演算器が並列動
作される。

【０００９】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明のＶＬＩＷ型計算機の一実
施例のブロック図である。図示の計算機は、命令レジス
タ１、デコーダ２、命令バッファ制御部３、命令バッフ
ァ４、複数の演算器５、汎用レジスタファイル６、並列
処理用レジスタファイル７等から成る。命令レジスタ１
は、図示しない命令メモリよりフェッチした命令を格納
するレジスタである。この命令レジスタ１は、デコーダ
２に接続されている。命令レジスタ１にフェッチされる
命令は、並列実行を行なうためのＶＬＩＷ型命令ではな
く、通常の単一命令を実行するために用いる命令であ
り、一般的には、３２ビット長や１６ビット長の命令で
ある。デコーダ２は、命令レジスタ１の命令をデコード
し、各演算器５の制御信号を出力する。即ち、デコーダ
２は、ＯＰコードにより加算命令、減算命令、ロード命
令等の別を判定し、対応する演算器５に制御信号を出力
する。

【００１０】命令バッファ制御部３は、命令バッファ４
に格納される内容を制御したり、命令バッファ４の命令
の実行を制御するものである。命令バッファ４は、ＶＬ
ＩＷ型命令を格納するもので、命令の各フィールドによ
り各演算器５をそれぞれ制御する。演算器５は、加減乗
除や論理演算等の各種の演算、ロードやストア等のメモ
リ制御、分岐等のシーケンス制御等から成るｎ個の演算
ユニットである。汎用レジスタファイル６は、ＶＬＩＷ
型命令以外の通常の命令で使用されるレジスタである。
並列処理用レジスタファイル７は、ＶＬＩＷ型命令を実
行する場合に使用されるレジスタである。

【００１１】図３は、ＶＬＩＷ型動作を開始する命令の
形式の一例を示す。ＶＬＩＷＯＰフィールドは、この命
令がＶＬＩＷ型動作を開始する命令であることを示す。
ＮＯフィールドは、ＶＬＩＷ型動作の何番目の命令を実
行するかを指定するフィールドである。ＤＳＴフィール
ドは、ＶＬＩＷ型動作の結果値を戻す必要がある場合に
その値を格納するレジスタの番号を示すフィールドであ
る。ＳＲＣ１、ＳＲＣ２フィールドは、ＶＬＩＷ型動作
を行なうために必要なパラメータを格納したレジスタの
番号を示すフィールドである。このようなＶＬＩＷ型命
令によりＳＲＣ１及びＳＲＣ２フィールドに指定された
番号のレジスタに格納されたデータに対し、ＶＬＩＷ型
命令の演算が施され、その結果がＤＳＴフィールドに指
定されたレジスタに格納される。

【００１２】図４は、命令バッファ制御部３の詳細な構
成を示すブロック図である。図示のように、命令バッフ
ァ制御部３は、命令形式変換部４１、命令バッファアド
レステーブル４２、命令バッファアドレスカウンタ４
３、ＶＬＩＷ型命令シーケンス制御部４４から成る。命
令形式変換部４１は、命令レジスタ１にフェッチされた
単一動作型の命令をＶＬＩＷ型命令の１つのフィールド
を形成するように変換する。この結果、形成されたＶＬ
ＩＷ型命令は、命令バッファ４に格納される。命令バッ
ファアドレステーブル４２は、命令バッファ４内のＶＬ
ＩＷ型命令の開始アドレスとその命令の有効性を示すテ
ーブルである。このテーブルの各エントリは、ＶＬＩＷ
型命令の番号を格納するフィールドと、その番号が指定
する命令バッファ４内のＶＬＩＷ動作の開始アドレスと
その開始アドレスが有効かどうかを示すＶ(Valid) ビッ
トから成る。

【００１３】命令バッファアドレスカウンタ４３は、単
一動作命令を命令バッファ４へ格納する場合の命令バッ
ファ４のアドレスをカウントする。この命令バッファア
ドレスカウンタ４３は、次に書き込む命令バッファ４の
アドレスを常に保持しており、ＶＬＩＷ型命令の開始ア
ドレスを命令バッファアドレステーブル４２に送出す
る。ＶＬＩＷ型命令シーケンス制御部４４は、命令形式
変換部４１で変換された命令を命令バッファ４に格納す
るとともに、命令バッファ４に格納されたＶＬＩＷ型命
令のシーケンス制御を行なう。

【００１４】次に、上述のように構成した計算機の動作
を説明する。図１において、まず、命令バスよりフェッ
チされた命令が命令レジスタ１に格納される。命令レジ
スタ１に格納された命令は、デコーダ２でデコードされ
る。これにより、演算器５が指定され、汎用レジスタフ
ァイル６が指定される。また、デコーダ２ではＯＰコー
ドによりデコードされた命令が単一動作を指定する通常
の命令か否かが判定される。通常の命令の場合、演算器
５のうちの１つが指定され、その際、汎用レジスタファ
イル６内のレジスタが１つあるいは２つ程度指定され
る。

【００１５】一方、デコーダ２でデコードされた命令が
図３に示すＶＬＩＷ型命令の場合、命令バッファ制御部
３において、命令中のＮｏフィールドの内容により、命
令バッファアドレステーブル４２の内容が調べられる。
図５に、命令バッファ制御部の動作を示す。命令中のＮ
ｏフィールドの値を持つエントリのＶビットがセットさ
れている場合は命令バッファ４中にすでに対象となるＶ
ＬＩＷ型命令列が存在することを示している（ステップ
Ｓ１）。従って、直ちに命令バッファ４内の命令列に制
御が移される（ステップＳ２）。この場合の命令バッフ
ァ４の開始アドレスは、命令バッファアドレステーブル
の該当するエントリのバッファアドレスフィールド中に
格納されたアドレスである。

【００１６】この命令の実行の際は、まず、ＶＬＩＷ型
動作開始命令中のＳＲＣ１、ＳＲＣ２フィールドが示す
レジスタ番号の内容が汎用レジスタファイル６より読み
出される。そして、並列処理用レジスタファイル７中の
同じ番号を持つレジスタに格納される。この後、命令バ
ッファ４に格納されたＶＬＩＷ型命令が１サイクル毎に
１命令実行される。そして、命令中のＳＥＱフィールド
に従って、ＶＬＩＷ型命令シーケンス制御部４４が順次
命令バッファ４のアドレスを出力し、そのアドレスの命
令が実行される。命令中のＳＥＱフィールドがＶＬＩＷ
型命令の終了を示す場合は、ＶＬＩＷ型命令は終了し、
命令レジスタ１にフェッチされた次の単一動作型の通常
命令の実行が開始される。この際、ＶＬＩＷ型動作開始
命令中のＤＳＴフィールドで指定されたレジスタの内容
が、並列処理用レジスタファイル７から汎用レジスタフ
ァイル６の同じ番号を持つレジスタにコピーされる。以
後、再びＶＬＩＷ型命令がフェッチされるまで、通常命
令の実行が繰り返される。

【００１７】もし、命令バッファ４中の該当するエント
リのＶビットがリセットされている場合は、命令バッフ
ァ中にＶＬＩＷ型命令が格納されていないことを意味す
る（ステップＳ１）。この場合、トラップが発生し、そ
のトラップ命令に指定されたアドレスより始まるトラッ
プルーチンがフェッチされる（ステップＳ３）。このト
ラップルーチンは、図６に示すように、主記憶装置のそ
のアドレスに予め格納されている。これらのトラップル
ーチンは、使用するＶＬＩＷ型命令の種類だけ用意され
る。トラップルーチンは、通常の命令と同じ形式の命令
列から成り、命令バッファ４の各フィールドを順次埋め
られるようにＯＰ１フィールドに対応する命令から順番
に記述される。該当するフィールドが埋められない場合
は、ＮＯＰ命令を挿入する必要がある。これをＶＬＩＷ
型命令の数だけ繰り返す。従って、（ＶＬＩＷ型命令の
フィールド数）×（ＶＬＩＷ型命令の数）の通常命令が
トラップルーチンに必要である。

【００１８】トラップルーチンに記述された単一命令
は、命令レジスタ１にフェッチされ（ステップＳ４）、
実行される（ステップＳ５）。命令形式変換部４１によ
り、ＶＬＩＷ型命令の各フィールドに適合するように変
換され（ステップＳ６）、命令バッファ４に格納される
（ステップＳ７）。格納される命令バッファ４の開始ア
ドレスは、命令バッファアドレスカウンタ４３が保持し
ており、ＶＬＩＷ型動作開始命令を検出した場合、命令
バッファアドレステーブル４２に登録されていないとき
は、命令バッファアドレスカウンタ４３の保持している
アドレスを命令バッファアドレステーブル４２の該当す
る番号Ｎｏのエントリのバッファアドレスフィールドに
書き込み、このアドレスの示す命令バッファアドレスの
フィールドへ順次書き込む。トラップルーチン内のリタ
ーン命令は、命令形式変換部４１によって、ＶＬＩＷ型
動作終了を示すコードに変換され、命令バッファ４のＳ
ＥＱフィールドに格納される。これらのトラップルーチ
ン内の単一動作命令は、このようにして、命令バッファ
４に書き込みが行なわれるとともに、実行も行なわれ
る。

【００１９】図７は、単一動作命令の実行時の動作の説
明図である。一時データ格納レジスタ５１は、ＶＬＩＷ
型命令を通常の命令の列として実行している場合におい
て、ＶＬＩＷ型で並列に動作している場合とレジスタの
一貫性が保障されるようにする。このため、ＶＬＩＷ型
命令の一命令分が終了するまで並列処理用レジスタファ
イル７への書き込みを一時的に保留し、ＶＬＩＷ型命令
の一命令分が終了する時に一括して書き込みを行なうよ
うにする。この一時データ格納レジスタ５１は、ＶＬＩ
Ｗ型命令を通常の命令の列として実行している場合のみ
使用され、命令バッファ４の内容により、ＶＬＩＷ型動
作をする場合は、直接並列処理用レジスタファイル７に
書き込みが行なわれる。

【００２０】以上のようにして、命令レジスタ１に格納
される命令を通常の命令の形式とすることができ、命令
長が長くなることがなく、命令バスの信号線数も少なく
することができる。また、コードサイズが通常の命令の
サイズにより決定されるので、ＶＬＩＷ型命令をあまり
使用しないようなプログラムでも未使用の命令フィール
ドが多くなることがない。尚、上述した実施例において
は、主記憶装置の所定の記憶領域から読み出したＶＬＩ
Ｗ型命令を命令バッファ４に格納していくようにした
が、本発明はこれに限定されることなく、命令バッファ
４にすべての組合せのＶＬＩＷ型命令を予め格納してお
くものも含むものである。

【００２１】

【発明の効果】以上説明したように、本発明のＶＬＩＷ
型計算機によれば、ＶＬＩＷ型命令を格納する命令バッ
ファと、その命令バッファを外部の命令により制御する
命令バッファ制御部とを設けるようにしたので、以下の
ような効果がある。即ち、並列度が高く高速性が要求さ
れる部分のみＶＬＩＷ型命令を使用すれば良いようにな
るので、全体のコードサイズを縮小することができ、命
令メモリの容量を大きく取る必要がなく、また、命令長
を大きくとる必要がないようにできる。このため、命令
バスの幅を縮小でき、全体的なハードウェアの小型化が
可能となる。また、ＶＬＩＷ型動作開始命令を通常の命
令を拡張することにより得られるようにするとともに、
通常の命令列からＶＬＩＷ型命令を作成するようにする
ことにより、既存の計算機の命令セットアーキテクチャ
と上位の互換性を保つように構成でき、従来のソフトウ
ェアを生かした上でデータ処理を並列化し、高速化を図
ることが可能である。更に、上述のような命令バッファ
及び命令バッファ制御部を設けるとともに、ＶＬＩＷ型
命令の実行で使用するレジスタファイルと並列度の低い
通常の命令の実行で使用するレジスタを分離し、命令の
種類により切替えて使用することにより、ＶＬＩＷ動作
に必要な多ポートのレジスタファイルの容量を最適に調
整できる。従って、用途によりハードウェアを最適化
し、ポート数の削減を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明のＶＬＩＷ型計算機の一実施例のブロッ
ク図である。

【図２】従来ののＶＬＩＷ型計算機の構成例を示すブロ
ック図である。

【図３】ＶＬＩＷ型動作を開始する命令の形式の説明図
である。

【図４】図１の命令バッファ制御部の詳細な構成を示す
ブロック図である。

【図５】命令バッファ制御部の動作を説明するフローチ
ャートである。

【図６】主記憶装置の所定の領域の内容の説明図であ
る。

【図７】図１のレジスタファイルの動作の説明図であ
る。

【符号の説明】

１ 命令レジスタ ２ デコーダ ３ 命令バッファ制御部 ４ 命令バッファ ５ 演算器 ６ 汎用レジスタファイル ７ 並列処理用レジスタファイル

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ＶＬＩＷ型命令を通常の命令と同じ形式
   で格納する命令レジスタと、 当該命令レジスタから読み出された命令がＶＬＩＷ型命
   令か通常の命令かを判別するデコーダと、 前記ＶＬＩＷ型命令をＶＬＩＷ型命令の形式で格納する
   命令バッファと、 前記デコーダにより前記命令レジスタから読み出された
   命令がＶＬＩＷ型命令であると判別された場合に前記命
   令バッファにそのＶＬＩＷ型命令が格納されているか否
   かを判別し、そのＶＬＩＷ型命令が格納されているとき
   は、当該命令バッファからそのＶＬＩＷ型命令を読み出
   して並列処理を行なう命令バッファ制御部とを備えたこ
   とを特徴とするＶＬＩＷ型計算機。
2. 【請求項２】 前記命令バッファ制御部は、前記命令レ
   ジスタから読み出されたＶＬＩＷ型命令が前記命令バッ
   ファにＶＬＩＷ型命令の形式で格納されていないとき、
   所定の記憶領域から通常の命令の列として読み出された
   命令を順次実行しつつ、前記命令バッファにＶＬＩＷ型
   命令の形式に変換したＶＬＩＷ型命令を格納することを
   特徴とする請求項１記載のＶＬＩＷ型計算機。
3. 【請求項３】 前記ＶＬＩＷ型命令の実行時に使用する
   並列処理用レジスタファイルと、 前記通常の命令の実行時に使用する汎用レジスタファイ
   ルとを別個に備え、 前記命令バッファ制御部は、前記デコーダにより判別さ
   れた命令の種類に応じて前記並列処理用レジスタファイ
   ル及び汎用レジスタファイルを切替えて使用することを
   特徴とする請求項１又は２記載のＶＬＩＷ型計算機。
4. 【請求項４】 前記ＶＬＩＷ型命令を通常の命令の列と
   して実行する場合にその実行結果を逐次格納する一時デ
   ータ格納レジスタを備え、 当該ＶＬＩＷ型命令に相当する通常の命令をすべて実行
   した後に当該一時データ格納レジスタに格納されたデー
   タを前記並列処理用レジスタファイルに転送することを
   特徴とする請求項３記載のＶＬＩＷ型計算機。