JPH0218786A - デコーディングによる入出力ラインの分割方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グイナミノクラム（ＤＲＡＭ）においてデコ
ーディングを行うことにより、入出力ラインＩ１０を分
割する方法に関する。

〔従来の技術〕

現在、グイナミノクラムの入出力ラインはスイッチング
トランジスタを介してセンスアンプ（検知アンプ）Ｃご
連結されて信号が入出力されるようになっている。ダー
イナミノクラムの集積度が高まることによって入出力ラ
インの長さが長くなり、またスイッチトランジスタのゲ
ートの数が多くなって、寄生容量が大きくなり、これに
よって信号伝搬の遅延時間が長くなるのである。

〔発明が解決しようとする課題〕

従って、集積度が増加することによってセンスアンプと
入出力ラインの間の信号入出力時間が増加する点を勘案
して、入出力ラインの負荷を減少させて伝搬遅延時間を
短縮しなければならなかった。

本発明の目的は、集積度が増加することによって大きく
なる入出力の信号伝搬時間を大幅に短縮することができ
るデコーディングによる入出力ラインの分割方法を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明ではダイナミックラム
における全体の入出力ラインを２分割してサブ入出力ラ
インとローディングが小さなメイン入出力ラインにて構
成し、もっと短い時間内に多くの信号を得ることができ
るようにしたのである。

即し、本発明によれば、ワードライン（Ｗ／Ｌ）の状Ｇ
によって駆動されるメモリセルと、ビットライン（＋３
　／　Ｌ　）及びビットラインバー（■）の状態によっ
て駆動されるＭＯＳトランジスタ（Ｍ１、Ｍ２）からな
るセンスアンプ（１）とを有する回路の入出力ラインの
分割方法であって、前記入出力ラインと前記ビットライ
ンＣ■）及びビットラインバー（Ｂ／１、）がＭＯＳト
ランジスタ（Ｍ４．Ｍ５）を介して連結されたサブ入出
力ライン（２）と、ＭＯＳトランジスタ（Ｍ６．Ｍ７）
を介して連結されたメイン入出力ライン（３）に分割し
ておくことにより、信号処理するようにしたデコーディ
ングによる入出力ラインの分割方法が提供される。

〔実施例〕

以下、添付図面に沿って本発明の実施例について詳細に
説明する。

第１図は、本発明のデコーディングによる入出力ライン
の分割方法を実現する実施例の回路図であって、ＭＯＳ
トランジスタＭ３とコンデンサーＣ８からなるメモリセ
ル（記憶素子）とセンスアンプ（検知アンプ）１が図示
されている。メモリセルはワードラインＷ／Ｌの状態に
よって駆動される。また、センスアンプ１はメモリセル
と、一対のビットライン■及びビットラインバー■の状
態によって駆動されるＭＯＳトランジスタＭ１、Ｍ２に
て構成されている。また、このビットライン■及びビッ
トラインパー百／Ｌは、Ｍ　ＯＳ　トランジスタＭ４．
Ｍ５を通してサブ入出力ライン２と連結され、また、こ
のサブ入出力ライン２のノードを介して、ＭＯｓトラン
ジスタＭ６Ｍ７を通してメイン入出力ライン３と連結さ
れている。

ここで、ＭＯＳトランジスタＭ４．ＭＳ、Ｍ６．Ｍ７の
間には、入出力ラインＩ１０の数が増加する時、互いに
並列にＭＯＳ　トランジスタが連結されるという関係が
ある。

第２図は、本発明の回路図において、信号伝搬過程を示
す状態図であって、入出力ラインＩ１０がｖＣＣレベル
でプリチャージ（予充電）されている場合であり、セン
スアンプ１を介してメモリセルに↑百報が書込み／続出
しされる時、デコーディング（コラムデコーディング）
信号ａ、ｂが第２図のように出力され、デコーディング
信号ａ、ｂによってビットライン■及びビットラインバ
ーＷフ了の状態が変化される。

従って、デコーディング信号ａによっては、ザブ入出力
ライン２の状態が変動し、デコーディング信号すによっ
てメイン入出力ライン３の状態が変動してビットライン
及びビットラインバー上の情報がＩ１０ラインに伝達さ
れるようになる。

即ち、本発明においてデコーディング信号ａによってＭ
ＯＳトランジスタＭ４．Ｍ５が駆動されてゲーｉ・を開
くようにされることによってビットライン■及びビット
ラインバー■の信号が入出力ラインＩ１０に伝達される
ようになる。この際、デコーディング信号ａはデコーデ
ィング信号すより早く供給される。

従って、アドレス信号によって選択されたアドレスの情
報がサブ入出力ライン２を通してメイン入出力ライン３
に伝達されるもので、サブ入出力ライン２というバッフ
ァを介することによって速い時間内に選択された情報を
得ることができる。

ここで、入出力ラインＩ１０のローディング（負荷）成
分はミラー効果によるキャパシタンス（ミラー効果容ｆ
ｆ１）が５０％、接合状態によるキャパシタンス（接合
容量）が２０％、その他電極間に発生ずる寄生キャパシ
タンス（寄生容量）が３０％になる。入出力段のミラー
効果容量は２分される。即ち、サブ入出力ラインのＱ荷
の容量とメイン入出力ラインの負荷の容量に分割され、
ミラー効果を減少することができるものである。

数値として例えて説明すると次の通りである。従来のダ
イナミックラムの入出力ラインにおける容量比はＣｉ　
：　Ｃ１，Ｉ；　ＣＰ　＝　３０％＝５０％：２０％で
あり、合計すると、２０％＋５０％＋３０％＝１００％
になる。

ここで、Ｃ４−接合容量、 Ｃ，−ミラー効果容量、 Ｃ１−寄生容量の添字 ここで、従来の回路構成の入出力ラインを２倍に増加さ
せたとすると、 になって、入出力ライン上の容量が減少されて、信号伝
搬の速度がある程度改善されることを知ることができる
。

本発明の回路の実施例では、サブ入出力ライン２が４つ
のＩ１０ラインを有していて、 Ｃ，１＋ＣＭ’　＋ＣＰ’　　（サブ入出力ラインの実
効容量）＋Ｃ７（メイン入出力ラインの実効容量）−に
なるので、信号伝達の遅れ時間をほぼ４５％まで減少さ
せることができる。

〔発明の効果〕

以北のように、本発明は入出力ラインをサブ入出力＼ ラインとメイン入出力ラインに分割したので、デコディ
ング信号により信号が伝達されるようになるので、全体
の容量を太き（減少させるとともに内部バッファ段を形
成させて迅速に大きな負荷に適応することができるので
多くの情報量を少ない回数で伝達することができるので
あり、グイナミノクラムにて高集積化する特発生する問
題点を除去することができるものである。

【図面の簡単な説明】

第１図は、本発明の好ましい実施例を示す回路図、第２
図は、第１図の回路図にて信号伝送過程を示す波形図で
ある。 図面の要部に対する符号の説明 ■　：　　ビットライン、■・　ピノトラ・インバ１：
　センスアンプ、 Ｍ＋　　Ｍｑ　　：　　ＭＯＳトランジスタ、２：　サ
ブ入出力ライン、３：　メ・イン入出力ライ゛、／。 特許出願人　　サムソン　エレクトロニクスカンパニー
　リミテッド 代　理　人　　弁理士　鈴木守三部 百；帽缶：二

Claims (2)

【特許請求の範囲】
1. （１）ワードライン（Ｗ／Ｌ）の状態によって駆動され
   るメモリセルと、ビットライン（Ｂ／Ｌ）及びビットラ
   インバー（■）の状態によって駆動されるＭＯＳトラン
   ジスタ（Ｍ１、Ｍ２）から成るセンスアンプ（１）とを
   有する回路の入出力ラインの分割方法であって、前記入
   出力ラインと前記ビットライン（Ｂ／Ｌ）及びビットラ
   インバー（■）がＭＯＳトランジスタ（Ｍ４、Ｍ５）を
   介して連結されたサブ入出力ライン（２）と、ＭＯＳト
   ランジスタ（Ｍ６、Ｍ７）を介して連結されたメイン入
   出力ライン（３）に分割しておくことにより、信号処理
   するようにしたデコーディングによる入出力ラインの分
   割方法。
2. （２）前記サブ入出力ライン（２）にはコラムデコーデ
   ィング信号（ａ）が供給されるようにした請求項１記載
   のデコーディングによる入出力ラインの分割方法。