JPS6310517B2 - - Google Patents
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- Publication number
- JPS6310517B2 JPS6310517B2 JP57111523A JP11152382A JPS6310517B2 JP S6310517 B2 JPS6310517 B2 JP S6310517B2 JP 57111523 A JP57111523 A JP 57111523A JP 11152382 A JP11152382 A JP 11152382A JP S6310517 B2 JPS6310517 B2 JP S6310517B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- potential
- clock pulse
- data
- high level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/418—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置に関し、特に、データ出力
バツフアの高速化をはかつた半導体記憶装置に関
する。
バツフアの高速化をはかつた半導体記憶装置に関
する。
(2) 従来技術と問題点
一般に、MOSスタテイツク型半導体記憶装置
においては、ワード線とビツト線対との各交差点
にフリツプフロツプとして構成されたスタテイツ
ク型メモリセルが設けられ、行アドレスバツフ
ア、行アドレスデコーダ、列アドレスバツフア、
列アドレスデコーダ等のアドレス手段によつて１
つのメモリセルが選択される。読出しモードにお
いては、選択メモリセルに接続されたビツト線対
の電位差がセンスアンプによつてセンスされ、す
なわち増幅され、しかる後に、出力バツフアを介
してデータ出力が外部へ送出されることになる。
においては、ワード線とビツト線対との各交差点
にフリツプフロツプとして構成されたスタテイツ
ク型メモリセルが設けられ、行アドレスバツフ
ア、行アドレスデコーダ、列アドレスバツフア、
列アドレスデコーダ等のアドレス手段によつて１
つのメモリセルが選択される。読出しモードにお
いては、選択メモリセルに接続されたビツト線対
の電位差がセンスアンプによつてセンスされ、す
なわち増幅され、しかる後に、出力バツフアを介
してデータ出力が外部へ送出されることになる。
しかしながら、最近、半導体記憶装置の集積度
が進み、この結果、選択メモリセルに流れる電流
が小さくなる一方、出力負荷容量は比較的大きい
ために、読出しの高速化が期待できないという問
題点があつた。
が進み、この結果、選択メモリセルに流れる電流
が小さくなる一方、出力負荷容量は比較的大きい
ために、読出しの高速化が期待できないという問
題点があつた。
(3) 発明の目的
本発明の目的は、出力バツフアのデータ出力に
おいて、ローレベルからハイレベルへの変化がハ
イレベルからローレベルへの変化より遅いことに
着目し、アドレス変化時にはデータ出力を一時的
にハイレベルに保持した後に本来の有効データ出
力を得るようにして読出し速度を高め、前述の従
来形における問題点を解決することにある。
おいて、ローレベルからハイレベルへの変化がハ
イレベルからローレベルへの変化より遅いことに
着目し、アドレス変化時にはデータ出力を一時的
にハイレベルに保持した後に本来の有効データ出
力を得るようにして読出し速度を高め、前述の従
来形における問題点を解決することにある。
(4) 発明の構成
上述の目的を達成するために本発明によれば、
センスアンプにて感知された選択メモリセルの情
報を外部へ出力する出力バツフア回路の出力端の
レベルを入力アドレス信号の変化直後、一定時間
ハイレベルにクランプするクランプ手段を具備し
たことを特徴とする半導体記憶装置が提供され
る。
センスアンプにて感知された選択メモリセルの情
報を外部へ出力する出力バツフア回路の出力端の
レベルを入力アドレス信号の変化直後、一定時間
ハイレベルにクランプするクランプ手段を具備し
たことを特徴とする半導体記憶装置が提供され
る。
(5) 発明の実施例
以下、図面により本発明を説明する。
第１図Ａ〜Ｃは従来のスタテイツク型半導体記
憶装置の読出し動作を説明するためのタイミング
図である。第１図ＡはアドレスADDの電位変化、
第１図ＢはセンスアンプのセンスデータSDの電
位変化、第１図Ｃは出力バツフアのデータ出力
DOUTの電位変化を示す。すなわち、時刻t0におい
て、アドレスADD電位が変化し、次いで時刻t1
においてセンスアンプによつてセンスデータSD
の電位が変化する。もちろん、この場合、アドレ
スADDが変化しても、データが同一であればセ
ンスデータSDの電位は変化しない。センスデー
タSDの電位が変化すると、出力バツフアのデー
タ出力DOUTの電位も時刻t2において変化するが、
出力負荷容量が大きいと、ハイレベルからローレ
ベルへの変化が時刻t4で終了するのに対し、ロー
レベルからハイレベルへの変化はそれより遅く時
刻t4′で終了する。すなわち、この相違は出力負
荷容量の充電動作と放電動作との差にもとづくも
のである。従つて、読出し動作速度は時間Δtに
依存することになる。
憶装置の読出し動作を説明するためのタイミング
図である。第１図ＡはアドレスADDの電位変化、
第１図ＢはセンスアンプのセンスデータSDの電
位変化、第１図Ｃは出力バツフアのデータ出力
DOUTの電位変化を示す。すなわち、時刻t0におい
て、アドレスADD電位が変化し、次いで時刻t1
においてセンスアンプによつてセンスデータSD
の電位が変化する。もちろん、この場合、アドレ
スADDが変化しても、データが同一であればセ
ンスデータSDの電位は変化しない。センスデー
タSDの電位が変化すると、出力バツフアのデー
タ出力DOUTの電位も時刻t2において変化するが、
出力負荷容量が大きいと、ハイレベルからローレ
ベルへの変化が時刻t4で終了するのに対し、ロー
レベルからハイレベルへの変化はそれより遅く時
刻t4′で終了する。すなわち、この相違は出力負
荷容量の充電動作と放電動作との差にもとづくも
のである。従つて、読出し動作速度は時間Δtに
依存することになる。
これに対し、本発明においては、アドレス
ADD変化後、センスアンプのセンスデータSDの
電位に無関係に、所定時間、出力バツフアのデー
タ出力DOUTをハイレベルに保持し、その後に、セ
ンスデータSDの電位に応じてデータ出力DOUTの
電位を変化させている。
ADD変化後、センスアンプのセンスデータSDの
電位に無関係に、所定時間、出力バツフアのデー
タ出力DOUTをハイレベルに保持し、その後に、セ
ンスデータSDの電位に応じてデータ出力DOUTの
電位を変化させている。
第２図Ａ〜Ｄは本発明に係るスタテイツク型半
導体記憶装置の読出し動作を説明するためのタイ
ミング図であつて、第２図ＡはアドレスADDの
電位変化、第２図Ｂは本発明により用いられるク
ロツクパルス信号CPの電位変化、第２図Ｃはセ
ンスアンプのセンスデータSDの電位変化、第２
図Ｄは出力バツフアのデータ出力DOUTの電位変化
を示す。すなわち、第２図Ｂに示すように、アド
レスADDの電位変化時刻t0から所定時間Ｔのパ
ルス幅のパルス信号CPを発生させ、これを用い
て、第２図Ｃ，Ｄに示すように、センスデータ
SDの電位に関係なく、出力バツフアのデータ出
力DOUTをハイレベルに押上げもしくは保持する。
この後、時刻t2において、データ出力DOUTの電位
は変化するが、第２図Ｄに示すように、この変化
はハイレベルからローレベルへの変化のときにの
み行われる。従つて、本発明による読出し動作速
度は時間Δt′に依存することになり、従つて、従
来に比べて速くなる。
導体記憶装置の読出し動作を説明するためのタイ
ミング図であつて、第２図ＡはアドレスADDの
電位変化、第２図Ｂは本発明により用いられるク
ロツクパルス信号CPの電位変化、第２図Ｃはセ
ンスアンプのセンスデータSDの電位変化、第２
図Ｄは出力バツフアのデータ出力DOUTの電位変化
を示す。すなわち、第２図Ｂに示すように、アド
レスADDの電位変化時刻t0から所定時間Ｔのパ
ルス幅のパルス信号CPを発生させ、これを用い
て、第２図Ｃ，Ｄに示すように、センスデータ
SDの電位に関係なく、出力バツフアのデータ出
力DOUTをハイレベルに押上げもしくは保持する。
この後、時刻t2において、データ出力DOUTの電位
は変化するが、第２図Ｄに示すように、この変化
はハイレベルからローレベルへの変化のときにの
み行われる。従つて、本発明による読出し動作速
度は時間Δt′に依存することになり、従つて、従
来に比べて速くなる。
第３図は本発明に係るスタテイツク型半導体記
憶装置の一実施例を示すブロツク回路図である。
第３図において、公知のスタテイツク型メモリセ
ルCij（ｉ、ｊ＝０、１、………、ｎ−１）がｎ行
ｎ列のマトリクス状に配列され、各メモリは１つ
のワードと１対のビツト線とに接続されている。
たとえば、メモリセルC00はワード線WL0、ビツ
ト線BL0，0に接続されている。ワード線
WL0，WL1，………，WLo-1の選択は行アドレ
スデコーダRDの行選択信号X0，X1，………，
Xo-1によつて行われ、この場合、行アドレスデ
コーダRDは行アドレスバツフアRBのアドレス
信号A0，0，A1，1，………，Al-1，l-1（2l
＝ｎ）をデコードする。また、ビツト線BL0，
BL0，BL1，1，………，BLo-1，o-1は列選
択ゲートQB0，QB0′，QB1，QB1′，………，
QB,o-1，QB,o-1′にそれぞれ接続され、各ゲート対
の選択は列選択信号Y0，Y1，………，Yo-1によ
つて制御される。すなわち、ビツト線対は列アド
レスデコーダCDの列選択信号Y0，Y1，………，
Yo-1によつて行われ、この場合、列アドレスデ
コーダCDは列アドレスバツフアCBのアドレス信
号A0′，0′，………，Al-1′，l-1′をデコード
する。ビツト線対は選択された列選択ゲートを介
してデータビツト線DB，に接続される。デ
ータビツト線DB，にはセンスアンプSAが接
続され、さらにその後段に出力バツフアOBが接
続されている。
憶装置の一実施例を示すブロツク回路図である。
第３図において、公知のスタテイツク型メモリセ
ルCij（ｉ、ｊ＝０、１、………、ｎ−１）がｎ行
ｎ列のマトリクス状に配列され、各メモリは１つ
のワードと１対のビツト線とに接続されている。
たとえば、メモリセルC00はワード線WL0、ビツ
ト線BL0，0に接続されている。ワード線
WL0，WL1，………，WLo-1の選択は行アドレ
スデコーダRDの行選択信号X0，X1，………，
Xo-1によつて行われ、この場合、行アドレスデ
コーダRDは行アドレスバツフアRBのアドレス
信号A0，0，A1，1，………，Al-1，l-1（2l
＝ｎ）をデコードする。また、ビツト線BL0，
BL0，BL1，1，………，BLo-1，o-1は列選
択ゲートQB0，QB0′，QB1，QB1′，………，
QB,o-1，QB,o-1′にそれぞれ接続され、各ゲート対
の選択は列選択信号Y0，Y1，………，Yo-1によ
つて制御される。すなわち、ビツト線対は列アド
レスデコーダCDの列選択信号Y0，Y1，………，
Yo-1によつて行われ、この場合、列アドレスデ
コーダCDは列アドレスバツフアCBのアドレス信
号A0′，0′，………，Al-1′，l-1′をデコード
する。ビツト線対は選択された列選択ゲートを介
してデータビツト線DB，に接続される。デ
ータビツト線DB，にはセンスアンプSAが接
続され、さらにその後段に出力バツフアOBが接
続されている。
PGは本発明により付加されたクロツクパルス
発生回路であつて、アドレス信号A0，A1，……
…，Al-1，A0′，………，Al-1′のいずれかに変化
を検出したときに所定時間幅のクロツクパルス信
号CPを発生するものである。クロツクパルス信
号CPの電位がハイレベルのときには、センスデ
ータSD，の電位に関係なく、出力バツフア
OBのデータ出力DOUTはハイレベルになるように
している。
発生回路であつて、アドレス信号A0，A1，……
…，Al-1，A0′，………，Al-1′のいずれかに変化
を検出したときに所定時間幅のクロツクパルス信
号CPを発生するものである。クロツクパルス信
号CPの電位がハイレベルのときには、センスデ
ータSD，の電位に関係なく、出力バツフア
OBのデータ出力DOUTはハイレベルになるように
している。
次に、クロツクパルス発生回路PGについて第
４図、第５図、第６図１〜８を参照して説明す
る。
４図、第５図、第６図１〜８を参照して説明す
る。
第４図は第３図のクロツクパルス発生回路PG
のブロツク回路図である。第４図に示すように、
パルス発生回路PGは各アドレス信号A0，A1，…
……，Al-1，A0′，A1′，………，Al-1′に対して
クロツクパルス発生回路PG0，PG1，………，
PG0′，PG1′，………，PGl-1′を有している。従
つて、いずれか１つのアドレス信号、たとえばア
ドレス信号A0が変化すれば、クロツクパルス発
生回路PG0がオアゲートORを介してクロツクパ
ルス信号CPを発生することになる。つまり、第
３図において選択されるメモリセルが変化する
と、クロツクパルス発生回路PGはクロツクパル
ス信号CPを発生することになる。
のブロツク回路図である。第４図に示すように、
パルス発生回路PGは各アドレス信号A0，A1，…
……，Al-1，A0′，A1′，………，Al-1′に対して
クロツクパルス発生回路PG0，PG1，………，
PG0′，PG1′，………，PGl-1′を有している。従
つて、いずれか１つのアドレス信号、たとえばア
ドレス信号A0が変化すれば、クロツクパルス発
生回路PG0がオアゲートORを介してクロツクパ
ルス信号CPを発生することになる。つまり、第
３図において選択されるメモリセルが変化する
と、クロツクパルス発生回路PGはクロツクパル
ス信号CPを発生することになる。
第５図は第４図のクロツクパルス発生回路PG
内の１つのクロツクパルス発生回路PGiの詳細な
論理回路図である。第５図において、G1〜G4は
ナンドゲート、G5，G6はノアゲート、G7はオア
ゲート、C1，C2はキヤパシタである。第６図を
参照して動作を説明すると、アドレス信号Ai（ノ
ードａ）が、第６図１に示すように、“１”、“０”
と変化すると、ナンドゲートG1の出力ｂは第６
図２に示すごとくなり、ナンドゲートG2の出力
ｄは第６図４に示すようにキヤパシタC1により
若干遅延された反転信号となる。この結果、ノア
ゲートG5の出力ｆは、第６図５に示すように、
アドレス信号Aiの立上り時に発生するパルスとな
る。ナンドゲートG3，G4、キヤパシタC2、ノア
ゲートG6の系統も同様であるが、ナンドゲート
G6の出力ｇは、第６図７に示すように、アドレ
ス信号Aiの立下り時に発生するパルスとなる。従
つて、第６図８に示すように、信号ｆ，ｇの結合
であるオアゲートG7の出力CPiはアドレス信号Ai
の変化時に発生するクロツクパルス信号となる。
内の１つのクロツクパルス発生回路PGiの詳細な
論理回路図である。第５図において、G1〜G4は
ナンドゲート、G5，G6はノアゲート、G7はオア
ゲート、C1，C2はキヤパシタである。第６図を
参照して動作を説明すると、アドレス信号Ai（ノ
ードａ）が、第６図１に示すように、“１”、“０”
と変化すると、ナンドゲートG1の出力ｂは第６
図２に示すごとくなり、ナンドゲートG2の出力
ｄは第６図４に示すようにキヤパシタC1により
若干遅延された反転信号となる。この結果、ノア
ゲートG5の出力ｆは、第６図５に示すように、
アドレス信号Aiの立上り時に発生するパルスとな
る。ナンドゲートG3，G4、キヤパシタC2、ノア
ゲートG6の系統も同様であるが、ナンドゲート
G6の出力ｇは、第６図７に示すように、アドレ
ス信号Aiの立下り時に発生するパルスとなる。従
つて、第６図８に示すように、信号ｆ，ｇの結合
であるオアゲートG7の出力CPiはアドレス信号Ai
の変化時に発生するクロツクパルス信号となる。
第７図は第３図の出力バツフアOBの回路図で
ある。第７図において、センスデータSDはデブ
レツシヨン型トランジスタQ1とエンハンスメン
ト型トランジスタQ2とにより構成されるインバ
ータI1に供給され、センスデータはデブレツ
シヨン形トランジスタQ3とエンハンスメント型
トランジスタQ4とにより構成されるインバータI2
に供給される。また、インバータI1の出力は回路
I3の充電トランジスタQ5に接続され、インバータ
I2の出力は回路I3の放電トランジスタQ6に接続さ
れている。さらに、本発明によれば、インバータ
I1の入力側にトランジスタQ7が接続され、インバ
ータI2の出力側にトランジスタQ8が接続されてい
る。これらのトランジスタQ7，Q8はクロツクパ
ルス発生回路PG（第３図）のクロツクパルス信号
CPによつて制御されるものである。
ある。第７図において、センスデータSDはデブ
レツシヨン型トランジスタQ1とエンハンスメン
ト型トランジスタQ2とにより構成されるインバ
ータI1に供給され、センスデータはデブレツ
シヨン形トランジスタQ3とエンハンスメント型
トランジスタQ4とにより構成されるインバータI2
に供給される。また、インバータI1の出力は回路
I3の充電トランジスタQ5に接続され、インバータ
I2の出力は回路I3の放電トランジスタQ6に接続さ
れている。さらに、本発明によれば、インバータ
I1の入力側にトランジスタQ7が接続され、インバ
ータI2の出力側にトランジスタQ8が接続されてい
る。これらのトランジスタQ7，Q8はクロツクパ
ルス発生回路PG（第３図）のクロツクパルス信号
CPによつて制御されるものである。
始めに、クロツクパルス信号CPがローレベル
の場合について説明すると、センスデータSDの
電位はインバータI1によつて反転され、センスデ
ータの電位はインバータI2によつて反転され
る。従つて、通常、センスデータSD，の一方
がハイレベルで他方がローレベルであるので、ト
ランジスタQ5，Q6の一方がオン状態で他方がオ
フ状態となる。たとえば、トランジスタQ5がオ
ン状態であれば、トランジスタQ5の充電動作に
よりデータ出力DOUTはハイレベルとなり、他方、
トランジスタQ6がオン状態であれば、トランジ
スタQ6の放電動作によりデータ出力DOUTはロー
レベルとなる。すなわち、データ出力DOUTの電位
はセンスデータSD，の電位に追従することに
なる。
の場合について説明すると、センスデータSDの
電位はインバータI1によつて反転され、センスデ
ータの電位はインバータI2によつて反転され
る。従つて、通常、センスデータSD，の一方
がハイレベルで他方がローレベルであるので、ト
ランジスタQ5，Q6の一方がオン状態で他方がオ
フ状態となる。たとえば、トランジスタQ5がオ
ン状態であれば、トランジスタQ5の充電動作に
よりデータ出力DOUTはハイレベルとなり、他方、
トランジスタQ6がオン状態であれば、トランジ
スタQ6の放電動作によりデータ出力DOUTはロー
レベルとなる。すなわち、データ出力DOUTの電位
はセンスデータSD，の電位に追従することに
なる。
クロツクパルス信号CPがハイレベルの場合に
は、トランジスタQ7がオンとなり、この結果、
インバータI1の入力はローレベルとなり、従つ
て、その出力はハイレベルとなり、充電トランジ
スタO5がオンとなる。つまり、センスデータSD
の電位に関係なく、充電トランジスタQ5がオン
となる。同時に、トランジスタQ8もオンとなる
ので、インバータI2の出力はローレベルとなり、
放電トランジスタQ6はオフ状態となる。つまり、
センスデータの電位に関係なく放電トランジ
スタQ6はオフとなる。結局センスデータSD，
の電位に関係なく、データ出力DOUTはハイレベル
となる。
は、トランジスタQ7がオンとなり、この結果、
インバータI1の入力はローレベルとなり、従つ
て、その出力はハイレベルとなり、充電トランジ
スタO5がオンとなる。つまり、センスデータSD
の電位に関係なく、充電トランジスタQ5がオン
となる。同時に、トランジスタQ8もオンとなる
ので、インバータI2の出力はローレベルとなり、
放電トランジスタQ6はオフ状態となる。つまり、
センスデータの電位に関係なく放電トランジ
スタQ6はオフとなる。結局センスデータSD，
の電位に関係なく、データ出力DOUTはハイレベル
となる。
このようにして、第７図の出力バツフアOBに
おいて、第２図Ｂに示すクロツクパルス信号CP
および第２図Ｃに示すセンスデータSDの電位が
与えられると、データ出力DOUTは第２図Ｄに示す
波形となる。
おいて、第２図Ｂに示すクロツクパルス信号CP
および第２図Ｃに示すセンスデータSDの電位が
与えられると、データ出力DOUTは第２図Ｄに示す
波形となる。
なお、上記の説明ではスタテイツク型メモリを
例に説明したが本発明の適用範囲はスタテイツク
型メモリに限定されるものではない。
例に説明したが本発明の適用範囲はスタテイツク
型メモリに限定されるものではない。
(6) 発明の効果
以上説明したように本発明によれば、読出し速
度が従来形に比べて速くなるという効果を奏す
る。
度が従来形に比べて速くなるという効果を奏す
る。
第１図Ａ〜Ｃは従来のスタテイツク型半導体記
憶装置の読出し動作を説明するためのタイミング
図、第２図Ａ〜Ｄは本発明に係るスタテイツク型
半導体記憶装置の読出し動作を説明するためのタ
イミング図、第３図は本発明に係るスタテイツク
型半導体記憶装置の一実施例を示すブロツク回路
図、第４図は第３図のクロツクパルス発生回路の
ブロツク回路図、第５図は第４図のクロツクパル
ス発生回路内の１つのクロツクパルス発生回路
PGiの詳細な論理回路図、第６図１〜８は第５図
の回路動作を説明するためのタイミング図、第７
図は第３図の出力バツフアの回路図である。 C00〜Co-1,o-1：スタテイツク型メモリセル、
WL0，WL1，………，WLo-1：ワード線、BL0，
BL0，………，BLo-1，o-1：ビツト線、RD：
行アドレスデコーダ、RB：行アドレスバツフ
ア、CD：列アドレスデコーダ、CB：列アドレス
バツフア、SA：センスアンプ、OB：出力バツフ
ア、PG：クロツクパルス発生回路、CP：クロツ
クパルス信号。
憶装置の読出し動作を説明するためのタイミング
図、第２図Ａ〜Ｄは本発明に係るスタテイツク型
半導体記憶装置の読出し動作を説明するためのタ
イミング図、第３図は本発明に係るスタテイツク
型半導体記憶装置の一実施例を示すブロツク回路
図、第４図は第３図のクロツクパルス発生回路の
ブロツク回路図、第５図は第４図のクロツクパル
ス発生回路内の１つのクロツクパルス発生回路
PGiの詳細な論理回路図、第６図１〜８は第５図
の回路動作を説明するためのタイミング図、第７
図は第３図の出力バツフアの回路図である。 C00〜Co-1,o-1：スタテイツク型メモリセル、
WL0，WL1，………，WLo-1：ワード線、BL0，
BL0，………，BLo-1，o-1：ビツト線、RD：
行アドレスデコーダ、RB：行アドレスバツフ
ア、CD：列アドレスデコーダ、CB：列アドレス
バツフア、SA：センスアンプ、OB：出力バツフ
ア、PG：クロツクパルス発生回路、CP：クロツ
クパルス信号。
Claims (1)
- １ センスアンプにて感知された選択メモリセル
の情報を外部へ出力する出力バツフア回路の出力
端のレベルを入力アドレス信号の変化直後、一定
時間ハイレベルにクランプするクランプ手段を具
備したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111523A JPS593783A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
| US06/508,505 US4539661A (en) | 1982-06-30 | 1983-06-28 | Static-type semiconductor memory device |
| EP83303761A EP0098164B1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
| DE8383303761T DE3378939D1 (en) | 1982-06-30 | 1983-06-29 | Static type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111523A JPS593783A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593783A JPS593783A (ja) | 1984-01-10 |
| JPS6310517B2 true JPS6310517B2 (ja) | 1988-03-07 |
Family
ID=14563483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111523A Granted JPS593783A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593783A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0343719U (ja) * | 1989-09-04 | 1991-04-24 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2654243B2 (ja) * | 1990-08-31 | 1997-09-17 | 日本電気アイシーマイコンシステム株式会社 | センスアンプ駆動回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
-
1982
- 1982-06-30 JP JP57111523A patent/JPS593783A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0343719U (ja) * | 1989-09-04 | 1991-04-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593783A (ja) | 1984-01-10 |
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