JPH0218943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0218943A JPH0218943A JP16930388A JP16930388A JPH0218943A JP H0218943 A JPH0218943 A JP H0218943A JP 16930388 A JP16930388 A JP 16930388A JP 16930388 A JP16930388 A JP 16930388A JP H0218943 A JPH0218943 A JP H0218943A
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Landscapes
- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に微細な線
幅の電極や配線の形成方法に関する。
幅の電極や配線の形成方法に関する。
仲） 従来の技術
半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にフォトレジスト膜
を塗布し、該フォトレジスト膜を選択的に露光し、現像
してフォトレジスト膜を開孔し、その上から電極材料を
蒸着させ、フォトレジスト膜とフォトレジスト膜上の電
極材料を除去することで、フォトレジスト膜の開孔部分
のみで基板上に￥！を極を形成するものである。
、リフトオフがある。これは基板上にフォトレジスト膜
を塗布し、該フォトレジスト膜を選択的に露光し、現像
してフォトレジスト膜を開孔し、その上から電極材料を
蒸着させ、フォトレジスト膜とフォトレジスト膜上の電
極材料を除去することで、フォトレジスト膜の開孔部分
のみで基板上に￥！を極を形成するものである。
一般にフォトレジスト膜の選択的な露光は、マスクを用
いて行われる。紫外線あるいは遠紫外線（Ｄｅｅｐ Ｕ
Ｖ−２５０ｎｍ ）Ｋよる露光で開孔されたフォトレジ
スト膜をマスクとして用いて形成した電極の実現可能な
最小線幅は光の回折によシ制限され（Ｌ５μｍ程度とな
る。これ以下の線幅を得る手段としては、Ｘ線による露
光や、マスクを用いずにフォトレジスト膜を電子ビーム
やイオンビームで直接描画するもの、あるいは選択的に
開孔されたフォトレジスト膜の斜め方向から電極材片を
蒸着する方法がある。しかしＸ線露光の場合、ＸＩａ露
光用マスクの裏作が難しく、多くの工程を必要とし製作
コストが高く、また電子ビームやイオンビームで直接描
画する場合は、描画時間が非常に長くなるので、！ＩＩ
造能本能率端に悪く量産には不向きであるといった欠点
を有している。また、斜め蒸着法はフォトレジスト膜側
面に金属材料が蒸着され、リフトオフが困難になるとい
う欠点を有している。
いて行われる。紫外線あるいは遠紫外線（Ｄｅｅｐ Ｕ
Ｖ−２５０ｎｍ ）Ｋよる露光で開孔されたフォトレジ
スト膜をマスクとして用いて形成した電極の実現可能な
最小線幅は光の回折によシ制限され（Ｌ５μｍ程度とな
る。これ以下の線幅を得る手段としては、Ｘ線による露
光や、マスクを用いずにフォトレジスト膜を電子ビーム
やイオンビームで直接描画するもの、あるいは選択的に
開孔されたフォトレジスト膜の斜め方向から電極材片を
蒸着する方法がある。しかしＸ線露光の場合、ＸＩａ露
光用マスクの裏作が難しく、多くの工程を必要とし製作
コストが高く、また電子ビームやイオンビームで直接描
画する場合は、描画時間が非常に長くなるので、！ＩＩ
造能本能率端に悪く量産には不向きであるといった欠点
を有している。また、斜め蒸着法はフォトレジスト膜側
面に金属材料が蒸着され、リフトオフが困難になるとい
う欠点を有している。
電界効果型トランジスタ（以下ＰＥＴという）、特にＧ
ａＡｓを用いたショットキ障壁によるＦＢＴやヘテロ接
合外０ｉｌｉＶｃ蓄積する高移動電子を利用したＨＥＭ
Ｔ、特にＧａＡａ／ＧａＡｌ！Ａｓヘテロ接合を有する
ＨＥＭＴは、高電子移動度を有するので超高周波素子と
して使用され、ゲート長を短縮することが要求されてい
る。
ａＡｓを用いたショットキ障壁によるＦＢＴやヘテロ接
合外０ｉｌｉＶｃ蓄積する高移動電子を利用したＨＥＭ
Ｔ、特にＧａＡａ／ＧａＡｌ！Ａｓヘテロ接合を有する
ＨＥＭＴは、高電子移動度を有するので超高周波素子と
して使用され、ゲート長を短縮することが要求されてい
る。
そこで、本願出願人は特開昭６２−１８１４４５号公報
に示される如く遠紫外線等を用いたフォトエツチングで
短ゲート長を実現できる技術を提案した。この方法を第
５図Ａ乃至Ｈ＆参照しつつ説明する。
に示される如く遠紫外線等を用いたフォトエツチングで
短ゲート長を実現できる技術を提案した。この方法を第
５図Ａ乃至Ｈ＆参照しつつ説明する。
半絶縁性ＧａＡｓ基板（２１１上にｎ−型バッファ層の
、ｎ型動作層の及びｎ 型高導伝層ＣＩＪを気相成長法
により連続してエピタキシャル成長する（第３図Ａ）。
、ｎ型動作層の及びｎ 型高導伝層ＣＩＪを気相成長法
により連続してエピタキシャル成長する（第３図Ａ）。
高導伝層ｃ！４１上にオーミック接触する金属（例えば
ＡｕＧｅ−ＮＩ−Ａｕ）を選択的に蒸着して、ソース電
衡囚及びドレイン電極■を形成する（同図Ｂ］。次にこ
の基板上全面に電子サイクロトロン共鳴（ＥＣＲｊや、
減圧ＣＶＤ法等によ）、絶縁膜である５１０２膜■を１
０００〜．ａｏｏｏＸ程度の膜厚で堆積させる。この８
１０２膜罰上にフォトレジスト換器をｓ ｏ ｏ ｏ！
程度の厚さに塗布し、所定のマスクを用いて露光、現像
して、所定のパターンに開孔する（同図Ｃ）。この開孔
部（２８５１）はゲート電極形成部位であり、その幅は
０．５μｍに開孔されている。フォトレジスト膜■をマ
スクとしてその開孔ｆｉ（２８ａ）から前記５１０２１
１ｉ罰を反応性イオンビームでエツチングして開孔する
。この時、イオシビームｒ／ｉ省板表面に対して５０′
の方向からあててエツチングを行う。
ＡｕＧｅ−ＮＩ−Ａｕ）を選択的に蒸着して、ソース電
衡囚及びドレイン電極■を形成する（同図Ｂ］。次にこ
の基板上全面に電子サイクロトロン共鳴（ＥＣＲｊや、
減圧ＣＶＤ法等によ）、絶縁膜である５１０２膜■を１
０００〜．ａｏｏｏＸ程度の膜厚で堆積させる。この８
１０２膜罰上にフォトレジスト換器をｓ ｏ ｏ ｏ！
程度の厚さに塗布し、所定のマスクを用いて露光、現像
して、所定のパターンに開孔する（同図Ｃ）。この開孔
部（２８５１）はゲート電極形成部位であり、その幅は
０．５μｍに開孔されている。フォトレジスト膜■をマ
スクとしてその開孔ｆｉ（２８ａ）から前記５１０２１
１ｉ罰を反応性イオンビームでエツチングして開孔する
。この時、イオシビームｒ／ｉ省板表面に対して５０′
の方向からあててエツチングを行う。
すると、ＳｌＯ＊ＭＣ２？ｌの開孔部（２７ａ）は基板
表面に対して斜めに形成される（同図Ｄ）。そしてフォ
トレジスト膜□□□を除去し九後（同図Ｅ）、祈念に７
オトレジスト膜田を塗布し、前記５ｉ０２膜（７１の開
孔部（２７ａ）よりも広い＠（例えば１μｍ］の開孔パ
ターンをもつように選択的に露光し、現像する（同図Ｆ
］。そして、開孔部（２７ａ）から基板を動作層（２３
１Ｋ適するまで、リン酸：過酸化水素水：水の割合が１
：２：４０のエツチング液でエツチングして、リセス部
（至）を形成する。
表面に対して斜めに形成される（同図Ｄ）。そしてフォ
トレジスト膜□□□を除去し九後（同図Ｅ）、祈念に７
オトレジスト膜田を塗布し、前記５ｉ０２膜（７１の開
孔部（２７ａ）よりも広い＠（例えば１μｍ］の開孔パ
ターンをもつように選択的に露光し、現像する（同図Ｆ
］。そして、開孔部（２７ａ）から基板を動作層（２３
１Ｋ適するまで、リン酸：過酸化水素水：水の割合が１
：２：４０のエツチング液でエツチングして、リセス部
（至）を形成する。
このリセス部ωに前記レジスト膜■及び８ｉＱ２膜（支
）をマスクとして、ショットキ金属、例えばＡＩ！を基
板表面に対してほぼ垂直方向から真空ｙＸＭしてゲート
電極Ｃ！υを形成する（同図Ｇ］。ゲート電極の厚さは
７ｏｏｏｉ程度である。最後にレジスト膜（至）をこの
レジスト膜上のショットキ金属とともに有機溶剤にて除
去し、ＦＥＴを完成する（同図Ｈ〕。
）をマスクとして、ショットキ金属、例えばＡＩ！を基
板表面に対してほぼ垂直方向から真空ｙＸＭしてゲート
電極Ｃ！υを形成する（同図Ｇ］。ゲート電極の厚さは
７ｏｏｏｉ程度である。最後にレジスト膜（至）をこの
レジスト膜上のショットキ金属とともに有機溶剤にて除
去し、ＦＥＴを完成する（同図Ｈ〕。
（ハ）発明が解決しようとするｌ［！１上述の従来技術
では基板表面に対して斜めに絶縁膜をエツチングする場
合、反応性イオンビームエツチング法を用いている。
では基板表面に対して斜めに絶縁膜をエツチングする場
合、反応性イオンビームエツチング法を用いている。
反応性イオンビームエツチング法は半導体基板表面に物
理的イオン衝撃を加九、該基板表面近傍に損傷を受けた
層を形成する虞がある。
理的イオン衝撃を加九、該基板表面近傍に損傷を受けた
層を形成する虞がある。
本発明は上述の事情に鑑み為されたものであり、前記損
傷を受けた層を形成することなく、従来の紫外線あるい
は遠紫外線等を用いた露光によるマスクパターンの７オ
トレジスト膜への転４によって得られる線幅よシ狭い幅
の電極を形成することができる半導体装置の製造方法を
提供しようとするものである。
傷を受けた層を形成することなく、従来の紫外線あるい
は遠紫外線等を用いた露光によるマスクパターンの７オ
トレジスト膜への転４によって得られる線幅よシ狭い幅
の電極を形成することができる半導体装置の製造方法を
提供しようとするものである。
に）！！題を解決するための手段
本発明は、基板上に絶縁膜を形成する工程と、該絶縁膜
上にフォトレジスト膜を選択的に開孔して形成する工程
と、該フォトレジスト＃！Ｉｔ−マスクとして基板表面
に対して斜め方向から前記絶縁膜にイオン注入し、イオ
ン注入領域を形成する工程と、該イオン注入領域をウェ
ットエツチングによシ除去する工程と、前記絶縁膜をマ
スクとして基板表面に対して略垂直方向から金ＩＩ４膜
を形成する工程とを含むことを％徴とする半導体装置の
製造方法である。
上にフォトレジスト膜を選択的に開孔して形成する工程
と、該フォトレジスト＃！Ｉｔ−マスクとして基板表面
に対して斜め方向から前記絶縁膜にイオン注入し、イオ
ン注入領域を形成する工程と、該イオン注入領域をウェ
ットエツチングによシ除去する工程と、前記絶縁膜をマ
スクとして基板表面に対して略垂直方向から金ＩＩ４膜
を形成する工程とを含むことを％徴とする半導体装置の
製造方法である。
（ホ）作 用
フォトレジスト膜をマスクとして基板表面に対して斜め
方向から絶縁膜にイオン注入することによ〕、イオン注
入した部分（イオン注入領域］の原子量子の結合力を弱
めた〕、該イオン注入した部分に該絶縁膜とは異なる構
造の部分を生成することができ、前記イオン注入した部
分のエツチング速度を増大させることができる。
方向から絶縁膜にイオン注入することによ〕、イオン注
入した部分（イオン注入領域］の原子量子の結合力を弱
めた〕、該イオン注入した部分に該絶縁膜とは異なる構
造の部分を生成することができ、前記イオン注入した部
分のエツチング速度を増大させることができる。
従って、イオン注入領域が形成された絶縁膜をクエット
エッチングした場合、エツチング速度が大なるイオン注
入領域が該絶縁膜の他の領域に比べ速くエツチングされ
、該絶縁膜に斜めの開孔部が形成される。
エッチングした場合、エツチング速度が大なるイオン注
入領域が該絶縁膜の他の領域に比べ速くエツチングされ
、該絶縁膜に斜めの開孔部が形成される。
（へ）実施例
本発明の第１の実施例をノンリセス構造のＭＥＳ ＦＢ
Ｔに適用した場合について、以下に第１図人乃至Ｈを参
照しつつ説明する。
Ｔに適用した場合について、以下に第１図人乃至Ｈを参
照しつつ説明する。
半絶縁性ＱａＡｓ基板（１１にＳＮ＋イオンをイオン注
入し、動作層（２）を形成する（第１図人）。基板１１
１上にオーζツク接触する金属（例えばＡｕＧｅ−Ｎ１
−Ａｕ）を選択的に蒸着して、ソース電極（３１及びド
レイン電極（４１を形成する（同図Ｂ）。
入し、動作層（２）を形成する（第１図人）。基板１１
１上にオーζツク接触する金属（例えばＡｕＧｅ−Ｎ１
−Ａｕ）を選択的に蒸着して、ソース電極（３１及びド
レイン電極（４１を形成する（同図Ｂ）。
次に、この基板上全面にＥＩＣＲプラズマや減圧ＣＶＤ
法等によシ、絶縁膜である８１Ｎ膜（５：を３０００Ｘ
堆積させる（同図Ｃ）。例えば、ＥＣＲＣＶＤ法を用い
た場合の作製条件は、８１Ｈ４ガス流量１５ ｓｃｃｍ
、ｐｉ ｔガス流量５０ ｓｃｃｍ％−ｖイクロ波放電
電力６ｏｏｗ、基板温度５００℃である。また、この作
製条件によ）作製された８１Ｎ膜の緩衝７ツ酸溶液（以
下ＢＨＦ溶液と称す。
法等によシ、絶縁膜である８１Ｎ膜（５：を３０００Ｘ
堆積させる（同図Ｃ）。例えば、ＥＣＲＣＶＤ法を用い
た場合の作製条件は、８１Ｈ４ガス流量１５ ｓｃｃｍ
、ｐｉ ｔガス流量５０ ｓｃｃｍ％−ｖイクロ波放電
電力６ｏｏｗ、基板温度５００℃である。また、この作
製条件によ）作製された８１Ｎ膜の緩衝７ツ酸溶液（以
下ＢＨＦ溶液と称す。
組成及び液温は４０％ＮＨ４Ｆ：５０％ＨＦ＝６＝１（
容量比）、２０°Ｃである。）Ｋ対するエツチング速度
は５０ Ａ／’ｍ ｌ ｎであシ、膜応力は５×１０＠
ｄｙｈ／−以下である。
容量比）、２０°Ｃである。）Ｋ対するエツチング速度
は５０ Ａ／’ｍ ｌ ｎであシ、膜応力は５×１０＠
ｄｙｈ／−以下である。
この８１Ｎ膜（５）上に７オトレジスト膜（６）（例え
ばＰＭＭＡ）を１μｍ８１度の厚さに塗布し、所定のマ
スクを用いて露光、現像して所定のパターンに開孔する
（同図Ｄ）。この開孔部（７１はゲート電極形成部位で
あシ、その幅は（１７２ｍに開孔されている。
ばＰＭＭＡ）を１μｍ８１度の厚さに塗布し、所定のマ
スクを用いて露光、現像して所定のパターンに開孔する
（同図Ｄ）。この開孔部（７１はゲート電極形成部位で
あシ、その幅は（１７２ｍに開孔されている。
その後、フォトレジスト膜（６）をマスクとして開孔部
（７）から前記８１Ｎ膜（５）Ｋ基板表面に対して７０
の方向から０ イオンをイオン注入し、イオン注入領域
（８）を形成する（同図Ｅ］。基板表面にイオンが到達
しない注入条件とする必要ある。本実施例の注入条件は
、注入エネルギー９０ＫｅＶ、ドーズ、１１５Ｘ１０
ｃｍ とした。
（７）から前記８１Ｎ膜（５）Ｋ基板表面に対して７０
の方向から０ イオンをイオン注入し、イオン注入領域
（８）を形成する（同図Ｅ］。基板表面にイオンが到達
しない注入条件とする必要ある。本実施例の注入条件は
、注入エネルギー９０ＫｅＶ、ドーズ、１１５Ｘ１０
ｃｍ とした。
そして、ＢＨＦ溶液を用いて８ｉＮ膜（５）をエツチン
グし、開孔部（９）を形成する（同図Ｆ）。この時、Ｓ
ｉＮ膜（５）のイオン注入領域（８）は結合が切れたり
、あるいは、８ｉＯＮＩＩｉ構造の部分が生成されたシ
して耐酸性が低下し、ＢＨＦ溶液に対するエツチング速
度が大幅に増大する（本実施例ではエツチング速度が約
５倍となった。）。従って、ＢＨＦ溶液を用いたエツチ
ングによ）、イオン注入領域（８）が該領域（８）以外
のＳｉＮ膜（５）に比し速くエツチングされ、レジスト
パターン（ｇ孔部（７））よりも細い開口部（９）が形
成される。
グし、開孔部（９）を形成する（同図Ｆ）。この時、Ｓ
ｉＮ膜（５）のイオン注入領域（８）は結合が切れたり
、あるいは、８ｉＯＮＩＩｉ構造の部分が生成されたシ
して耐酸性が低下し、ＢＨＦ溶液に対するエツチング速
度が大幅に増大する（本実施例ではエツチング速度が約
５倍となった。）。従って、ＢＨＦ溶液を用いたエツチ
ングによ）、イオン注入領域（８）が該領域（８）以外
のＳｉＮ膜（５）に比し速くエツチングされ、レジスト
パターン（ｇ孔部（７））よりも細い開口部（９）が形
成される。
次に、フォトレジスト膜（６）及びＳｉＮ膜（５）をマ
スクとしてショットキ金属、例えばＡＩ！を基板表面に
対してほぼ垂直方向から真空蒸着し、フォトレジスト膜
（６）をこのフォトレジスト膜上のショットキ金属とと
もに有機溶剤にて除去してゲート電極ａαを形成する（
同図Ｇ）。ゲート電極の厚さは７０００人程度産生〕、
ｔｆＦ、、ゲート長は約１５μｍである。尚、イオン注
入領域（８）のみがエツチングされた場合、ゲート長は
約α２μｍとなるが、実際には＃Ｘ頒域（８１以井のＳ
°ＩＮ膜（５１もエツチングされるために約１３μｍ゛
となる。
スクとしてショットキ金属、例えばＡＩ！を基板表面に
対してほぼ垂直方向から真空蒸着し、フォトレジスト膜
（６）をこのフォトレジスト膜上のショットキ金属とと
もに有機溶剤にて除去してゲート電極ａαを形成する（
同図Ｇ）。ゲート電極の厚さは７０００人程度産生〕、
ｔｆＦ、、ゲート長は約１５μｍである。尚、イオン注
入領域（８）のみがエツチングされた場合、ゲート長は
約α２μｍとなるが、実際には＃Ｘ頒域（８１以井のＳ
°ＩＮ膜（５１もエツチングされるために約１３μｍ゛
となる。
最後に１基板止金面ＫｇＣＲプラズマや減圧ＣＶＤ法等
Ｋｌ、ｆｉｆｆｉ保護膜テる。６８ ｉ Ｎｌｊ！１１
１）ｔ−２０００！堆積させる（同図Ｈ）。
Ｋｌ、ｆｉｆｆｉ保護膜テる。６８ ｉ Ｎｌｊ！１１
１）ｔ−２０００！堆積させる（同図Ｈ）。
次に１本発明の第２の実施例ｔ−Ｔ′！Ｊｉゲート構造
のＭＥＳ ＦＥＴ に適用した場合について、以下に第
２図人乃至Ｅを参照しつつ説明する。
のＭＥＳ ＦＥＴ に適用した場合について、以下に第
２図人乃至Ｅを参照しつつ説明する。
第１の実施例と同様に動作層（２）、ソース電［（３）
、ドレイン電極１４）、 Ｓ ｉ Ｎ膜（５）及び開孔
部（７）を形成する。
、ドレイン電極１４）、 Ｓ ｉ Ｎ膜（５）及び開孔
部（７）を形成する。
その後、フォトレジスト膜（６）をマスクとして開孔部
（７）から前記８１ Ｎ１１ｌ（５）Ｋ基板表面に対し
て６０の方向からＯイオνをイオン注入し、イオン注入
領域（８１を形成する（第２図人）６本実施例の注入条
件は、注入エネルギー９５ ＫｅＶ１ドーズ量５Ｘ１０
ｍ とした。
（７）から前記８１ Ｎ１１ｌ（５）Ｋ基板表面に対し
て６０の方向からＯイオνをイオン注入し、イオン注入
領域（８１を形成する（第２図人）６本実施例の注入条
件は、注入エネルギー９５ ＫｅＶ１ドーズ量５Ｘ１０
ｍ とした。
そして、ＢＨＦ溶液を用いて８ｉＮＭ（５）をエツチン
グし、開孔部（９）を形成する（同図Ｂ）。この場合も
、第１の実施例と同様、イオン注入領域（８）のエツチ
ング速度は約５倍となった。
グし、開孔部（９）を形成する（同図Ｂ）。この場合も
、第１の実施例と同様、イオン注入領域（８）のエツチ
ング速度は約５倍となった。
次に、フォトレジスト膜（６）を有機溶剤によシ除去し
、フォトレジスト膜（１２１（例えばＰＭＭＡ）を１μ
ｍ程度の厚さに塗布し、所定のマスクを用いて露光、現
像して所定のパターンに開孔する（同図Ｃ）。この開孔
部Ｃ１３の幅は約１５μｍである。
、フォトレジスト膜（１２１（例えばＰＭＭＡ）を１μ
ｍ程度の厚さに塗布し、所定のマスクを用いて露光、現
像して所定のパターンに開孔する（同図Ｃ）。この開孔
部Ｃ１３の幅は約１５μｍである。
続いて、フォトレジスト膜１ｚ及びＳｉＮ膜（５）をマ
スクとしてショットキ金属、例えば人ｌを基板、表面に
対してほぼ垂直方向から真空蒸着し、フォトレジスト膜
７１２をこのフォトレジスト膜上のショットキ金属とと
もに有機溶剤にて除去してＴ型のゲート電極α４を形成
する（同図Ｄ）。ゲート電極の厚さは７０００Ｘ程度で
あシ、また、ゲート長は約α５μｍである。
スクとしてショットキ金属、例えば人ｌを基板、表面に
対してほぼ垂直方向から真空蒸着し、フォトレジスト膜
７１２をこのフォトレジスト膜上のショットキ金属とと
もに有機溶剤にて除去してＴ型のゲート電極α４を形成
する（同図Ｄ）。ゲート電極の厚さは７０００Ｘ程度で
あシ、また、ゲート長は約α５μｍである。
最後に、基板上全面にＥＣＲデラズｉや減圧ＣＶＤ法等
によシ、表面保護膜であるＳｉＮ膜（ｉｌｌを２０００
Ｘ堆積させる（同図Ｅ）。
によシ、表面保護膜であるＳｉＮ膜（ｉｌｌを２０００
Ｘ堆積させる（同図Ｅ）。
尚、基板としてはＱａＡｓ以外に８ｉ、ＧａＰ等を、絶
縁膜としてはＳＩＮ以外に８ｉ０２、λＪＮ、ＡＪ！Ｏ
１等を、イオン注入領域を形成するための注入イオンと
しては０以外にＡｓ、Ｓｅ、８１等を用いることができ
る。
縁膜としてはＳＩＮ以外に８ｉ０２、λＪＮ、ＡＪ！Ｏ
１等を、イオン注入領域を形成するための注入イオンと
しては０以外にＡｓ、Ｓｅ、８１等を用いることができ
る。
（ト） 発明の効果
本発明は以上の説明から明らかな如く、絶縁膜に斜めの
開孔部を形成するに際し反力性イオンビームエツチング
法を用いる必要がない。よって、基板表面近傍に損ｉｔ
−受けた層を形成することなく、従来のフォトエツチン
グで実現可能な線幅よシも短いゲート長のゲート電極を
形成することができる。
開孔部を形成するに際し反力性イオンビームエツチング
法を用いる必要がない。よって、基板表面近傍に損ｉｔ
−受けた層を形成することなく、従来のフォトエツチン
グで実現可能な線幅よシも短いゲート長のゲート電極を
形成することができる。
第１図人乃至Ｈは本発明の第１の実施例の工程説明図、
第２図人乃至Ｅは本発明の第２の実施例の工程説明図、
第５図人乃至Ｈは従来技術の工程説明図である。 は）・・・半絶縁性ＧａＡｓ基板、 （２）・・・動作
層、（５）・・・絶縁膜＜８１Ｎ膜） 、ｆ６１ｃ１３
・・・フォトレジスト膜、 １７１（９１（１３・・
・開孔部、 （訃・・イオン注入領域、αＧ（１４・・
・ゲート電極
第２図人乃至Ｅは本発明の第２の実施例の工程説明図、
第５図人乃至Ｈは従来技術の工程説明図である。 は）・・・半絶縁性ＧａＡｓ基板、 （２）・・・動作
層、（５）・・・絶縁膜＜８１Ｎ膜） 、ｆ６１ｃ１３
・・・フォトレジスト膜、 １７１（９１（１３・・
・開孔部、 （訃・・イオン注入領域、αＧ（１４・・
・ゲート電極
Claims (1)
- １、基板上に絶縁膜を形成する工程と、該絶縁膜上にフ
ォトレジスト膜を選択的に開孔して形成する工程と、該
フォトレジスト膜をマスクとして基板表面に対して斜め
方向から前記絶縁膜にイオン注入し、イオン注入領域を
形成する工程と、該イオン注入領域をウェットエッチン
グにより除去する工程と、前記絶縁膜をマスクとして基
板表面に対して略垂直方向から金属膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16930388A JPH0218943A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16930388A JPH0218943A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218943A true JPH0218943A (ja) | 1990-01-23 |
Family
ID=15884027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16930388A Pending JPH0218943A (ja) | 1988-07-07 | 1988-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7172973B1 (en) * | 2004-11-02 | 2007-02-06 | National Semiconductor Corporation | System and method for selectively modifying a wet etch rate in a large area |
| EP1895578A1 (en) * | 2006-09-01 | 2008-03-05 | STMicroelectronics S.r.l. | Manufacturing method of an integrated circuit formed on a semiconductor substrate |
-
1988
- 1988-07-07 JP JP16930388A patent/JPH0218943A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7172973B1 (en) * | 2004-11-02 | 2007-02-06 | National Semiconductor Corporation | System and method for selectively modifying a wet etch rate in a large area |
| EP1895578A1 (en) * | 2006-09-01 | 2008-03-05 | STMicroelectronics S.r.l. | Manufacturing method of an integrated circuit formed on a semiconductor substrate |
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