JPS6286870A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6286870A JPS6286870A JP60228007A JP22800785A JPS6286870A JP S6286870 A JPS6286870 A JP S6286870A JP 60228007 A JP60228007 A JP 60228007A JP 22800785 A JP22800785 A JP 22800785A JP S6286870 A JPS6286870 A JP S6286870A
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- Japan
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- point metal
- high melting
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特にゲート・ソ
ース間隔に比べてゲート・ドレイン間隔ヲ長くシたオフ
セット・ゲート構造を有するショットキ障壁型電界効果
トランジスタ（ＳＢ−ＦＥＴ）の製造方法に関する。
ース間隔に比べてゲート・ドレイン間隔ヲ長くシたオフ
セット・ゲート構造を有するショットキ障壁型電界効果
トランジスタ（ＳＢ−ＦＥＴ）の製造方法に関する。
従来の技術
ｅａＡｓの如き化合物半導体を用いた５Ｂ−ＦＩＴは、
電子移動度が大きく、半絶縁性基板が得られる等の理由
で超高周波あるいは超高速素子として優れた特性を有し
ている。５Ｂ−ＦＥＴの高速化。
電子移動度が大きく、半絶縁性基板が得られる等の理由
で超高周波あるいは超高速素子として優れた特性を有し
ている。５Ｂ−ＦＥＴの高速化。
高周波化のためには、５Ｂ−ＦＥＴの相互コンダクタン
スｇｍの増大とゲート・ソース間Ｉ Ｃｇｇ及びソース
抵抗Ｒｓの低減が必須要件となる。これらを実現する方
法としてゲート長の短縮、ゲート・ソース間の距離の短
縮が有効である。ゲート長の短縮は電子ビーム露光法等
により１μｍ以下が容易に実現できるが、ゲート・ソー
ス間の短縮を通常の露光法を用いてゲート・パターンと
ソース・パターンを位置合せにより実現するには精度の
点から実用的には±０．６μｍ位が限界である。
スｇｍの増大とゲート・ソース間Ｉ Ｃｇｇ及びソース
抵抗Ｒｓの低減が必須要件となる。これらを実現する方
法としてゲート長の短縮、ゲート・ソース間の距離の短
縮が有効である。ゲート長の短縮は電子ビーム露光法等
により１μｍ以下が容易に実現できるが、ゲート・ソー
ス間の短縮を通常の露光法を用いてゲート・パターンと
ソース・パターンを位置合せにより実現するには精度の
点から実用的には±０．６μｍ位が限界である。
そのためセルファライメン法を用いて、ソース・デート
間の短縮が図られている。第３図は高融点ゲート金属を
用いてセルフアライメント技術を用いて製作する５Ｂ−
ＦＥＴの製造工程の概略図である。
間の短縮が図られている。第３図は高融点ゲート金属を
用いてセルフアライメント技術を用いて製作する５Ｂ−
ＦＥＴの製造工程の概略図である。
半絶縁性ｃａＡｓ基板１１にイオン注入法を用いて、シ
リコン・イオ、／（ＳＬ）を注入し、熱処理することで
ｎ型半導体層１２を形成する（第３図（２Ｌ） ）。高
融点金属としてＷ−８ｉからなるゲート電％ １３ ｋ
フォト・レジスト１４を用いて、通常の写真食刻法で形
成し、ゲート電極１３．フォト・レジスト１４をイオン
注入のマスクとして用い、シリコン・イオン１５をイオ
ン注入層、シリコン注入層１６を形成する（第３図（ｂ
））。フォト・レジスト１４を除去し、砒素雰囲気中で
熱処理しシリコン注入層１６を高濃度ｎ型層１７とする
（第３図（Ｃ））。ゲート電極１３が高濃度ｎ型層１７
と接しているので、ゲート耐圧が低く、ゲート耐圧を向
上せしめるためゲート電極１３の側壁をエツチングする
（第３図（ｄ））。高濃度ｎ型層にムＵ−Ｇｏ からな
るオーミック電極を形成し、ソース電極１８．ドレイン
電極１９とする（第３図（ｅ））。
リコン・イオ、／（ＳＬ）を注入し、熱処理することで
ｎ型半導体層１２を形成する（第３図（２Ｌ） ）。高
融点金属としてＷ−８ｉからなるゲート電％ １３ ｋ
フォト・レジスト１４を用いて、通常の写真食刻法で形
成し、ゲート電極１３．フォト・レジスト１４をイオン
注入のマスクとして用い、シリコン・イオン１５をイオ
ン注入層、シリコン注入層１６を形成する（第３図（ｂ
））。フォト・レジスト１４を除去し、砒素雰囲気中で
熱処理しシリコン注入層１６を高濃度ｎ型層１７とする
（第３図（Ｃ））。ゲート電極１３が高濃度ｎ型層１７
と接しているので、ゲート耐圧が低く、ゲート耐圧を向
上せしめるためゲート電極１３の側壁をエツチングする
（第３図（ｄ））。高濃度ｎ型層にムＵ−Ｇｏ からな
るオーミック電極を形成し、ソース電極１８．ドレイン
電極１９とする（第３図（ｅ））。
この場合ソース、ドレイン領域となる高濃度ｎ型層１７
はゲート電極１３をマスクとして形成するので精度良く
形成することが呂来る。
はゲート電極１３をマスクとして形成するので精度良く
形成することが呂来る。
発明が解決しようとする問題点
第３図で説明したようにセルフアライメント法は微少寸
法を精度良く形成できる長所を有するが、ゲート電極１
３′とソース領域、ドレイン領域となる高濃度ｎ型半導
体層１７との間隔が常に同一寸法となるため、ソース抵
抗の減少する一方で、ゲート・ドレイン間隔が小さくな
る結果、その耐圧が少なくなる欠点がある。これを解決
する方法としてゲート・ソース間隔を狭くし、ゲート・
ドレイン間隔を広くしたいわゆるオフセット・ゲート構
造が知られている。しかしながら通常の露光法により位
置合わせを行う方法では１μｍ以下の精度でオフセット
・ゲートを形成することは困難であった。
法を精度良く形成できる長所を有するが、ゲート電極１
３′とソース領域、ドレイン領域となる高濃度ｎ型半導
体層１７との間隔が常に同一寸法となるため、ソース抵
抗の減少する一方で、ゲート・ドレイン間隔が小さくな
る結果、その耐圧が少なくなる欠点がある。これを解決
する方法としてゲート・ソース間隔を狭くし、ゲート・
ドレイン間隔を広くしたいわゆるオフセット・ゲート構
造が知られている。しかしながら通常の露光法により位
置合わせを行う方法では１μｍ以下の精度でオフセット
・ゲートを形成することは困難であった。
本発明は上記の様な問題に鑑み、上記欠点を除去したオ
フセット・ゲート構造の電界効果トランジスタの製造方
法を提供することを目的とする。
フセット・ゲート構造の電界効果トランジスタの製造方
法を提供することを目的とする。
問題点を解決するための手段
本発明はゲート電極上に形成した絶縁膜のドレイン側の
絶縁膜を除去した後、ソース、ドレイン領域となる高濃
度ｎ型半導体層全ゲート電極をマスクとしてイオン注入
法で形成し、しかる後ゲート電極上に残存しているソー
ス側の絶縁膜をマスクとし、ドレイン側のゲート電極を
除去することにより、オフセットゲート構造を有する電
界効果トランンスタを得るものである。
絶縁膜を除去した後、ソース、ドレイン領域となる高濃
度ｎ型半導体層全ゲート電極をマスクとしてイオン注入
法で形成し、しかる後ゲート電極上に残存しているソー
ス側の絶縁膜をマスクとし、ドレイン側のゲート電極を
除去することにより、オフセットゲート構造を有する電
界効果トランンスタを得るものである。
作用
本発明によれば上記構成により５ｎ−ｙｘｆのソース抵
抗を小さくして、ゲート・ドレイン間の耐圧を大きくし
かつセルフ・アライメント法によりオフセットゲート構
造ＦＥＴを製作することが可能となる。
抗を小さくして、ゲート・ドレイン間の耐圧を大きくし
かつセルフ・アライメント法によりオフセットゲート構
造ＦＥＴを製作することが可能となる。
実施例
第１図は本発明の一実施例における５Ｂ−ＦＥＴの製造
方法を説明するための工程断面図である。
方法を説明するための工程断面図である。
半絶縁体ｅａＡｓ基板１にイオン注入法を用いてシリコ
ンイオンを１００ＫｅＶで２．６×１０１２ｃＩｒＬ−
２注入した後、熱処理することにより５Ｂ−ＦＥＴのチ
ャネル領域となるｎ型半導体層２を形成する（第１図（
＆））。ｎ型半導体層２の表面にＷ−Ｓ工の合金からな
る高融点金属を真空蒸着し、高融点金部上にｃｖｎ法（
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）で５ｉ０２を堆積し、通常の写真食刻法を用いてドレ
イン・ソース領域間距離に相当する１、６μｍの長さの
高融点金１３，５ｉｏ２４を形成する（第１図（ｂ））
。
ンイオンを１００ＫｅＶで２．６×１０１２ｃＩｒＬ−
２注入した後、熱処理することにより５Ｂ−ＦＥＴのチ
ャネル領域となるｎ型半導体層２を形成する（第１図（
＆））。ｎ型半導体層２の表面にＷ−Ｓ工の合金からな
る高融点金属を真空蒸着し、高融点金部上にｃｖｎ法（
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ
）で５ｉ０２を堆積し、通常の写真食刻法を用いてドレ
イン・ソース領域間距離に相当する１、６μｍの長さの
高融点金１３，５ｉｏ２４を形成する（第１図（ｂ））
。
次に第１図（Ｃ）に示す様にフォトレジスト６で高融点
金属３ 、５ｉ０２ ａのソース側端側をおおい、フォ
ト・レジスト６をマスクに高融点金属３上の５ｉ０２
ａの一部を除去し、５ｉ０２ ａ’とする。次にフォト
・レジスト６を除去し、イオン注入法を用いて、シリコ
ンイオン６を１５０ ＫｅＶテ５ Ｘ １０”ロー２注
入し、シリコン注入＠７を形成する（第１図（ｄ））。
金属３ 、５ｉ０２ ａのソース側端側をおおい、フォ
ト・レジスト６をマスクに高融点金属３上の５ｉ０２
ａの一部を除去し、５ｉ０２ ａ’とする。次にフォト
・レジスト６を除去し、イオン注入法を用いて、シリコ
ンイオン６を１５０ ＫｅＶテ５ Ｘ １０”ロー２注
入し、シリコン注入＠７を形成する（第１図（ｄ））。
５ｉ０２４’をマスクとして高融点金属３をエツチング
し、ゲート電極３′とする。次に砒素雰囲気中で８００
’ＣＩ５分熱処理し、シリコンイオン注入層７を高濃度
ｎ型半導体層８とする（第１図（θ））。通常の写真食
刻法を用い、Ａｕ −Ｇｅからなるオーミック電極を高
濃度ｎ型半導体層８に形成し、ソース電極９．ドレイン
電極１０とする。
し、ゲート電極３′とする。次に砒素雰囲気中で８００
’ＣＩ５分熱処理し、シリコンイオン注入層７を高濃度
ｎ型半導体層８とする（第１図（θ））。通常の写真食
刻法を用い、Ａｕ −Ｇｅからなるオーミック電極を高
濃度ｎ型半導体層８に形成し、ソース電極９．ドレイン
電極１０とする。
５ｉ０２ａ’を除去して５Ｂ−ＦＥＴが形成される。
第１図（ｆ）から明らかな様に、ソース・ドレイン頭載
となる高濃度ｎ型半導体層がゲート電極に対シテ非対称
になる様セルフ・アラインで形成できる。第１図（Ｃ）
で高融点金属３ ｆ ５ｉ０２４’ ｆマスクにエツチ
ングし、ゲート電極３′とした後、砒素雰囲気中で熱処
理したのは、ドレイン頭載となるシリコン注入層７から
ｎ型半導体層２への拡散を抑制するためである。これに
よりドレイン・ゲート間の耐圧のより一層の向上が図れ
る。
となる高濃度ｎ型半導体層がゲート電極に対シテ非対称
になる様セルフ・アラインで形成できる。第１図（Ｃ）
で高融点金属３ ｆ ５ｉ０２４’ ｆマスクにエツチ
ングし、ゲート電極３′とした後、砒素雰囲気中で熱処
理したのは、ドレイン頭載となるシリコン注入層７から
ｎ型半導体層２への拡散を抑制するためである。これに
よりドレイン・ゲート間の耐圧のより一層の向上が図れ
る。
第２図は他の実施例で第１図（１５）のゲート電極３′
を形成した後等方性エツチングを用い、ゲート電極３′
ヲソース、ドレイン端からエツチングし、ゲート電極３
“とする。これによりソース領域となる高濃度ｎ型半導
体層７とゲート電極３＃が接しないのでソース・ゲート
間耐圧が向上する。又等方性エツチングを用いてゲート
電極３′の長さを短かくするので、精度良くゲート電極
３″を形成できるのでソース抵抗の増大をほとんど伴わ
ずにゲート長の短縮が可能である。
を形成した後等方性エツチングを用い、ゲート電極３′
ヲソース、ドレイン端からエツチングし、ゲート電極３
“とする。これによりソース領域となる高濃度ｎ型半導
体層７とゲート電極３＃が接しないのでソース・ゲート
間耐圧が向上する。又等方性エツチングを用いてゲート
電極３′の長さを短かくするので、精度良くゲート電極
３″を形成できるのでソース抵抗の増大をほとんど伴わ
ずにゲート長の短縮が可能である。
なお、実施例ではｃａＡｓを素材とする５Ｂ−ＦＥＴの
製造方法について述べたが、Ｓｉ 、 ＩｎＰ等の他の
素材を用いても良い。又ゲート電極としてはイオン注入
後の熱処理に耐える材料例えばＷ−Ｔ工、Ｗ−ＡＩ！等
の他の高融点金属を用いても良いことは勿論である。高
融点金属上の絶縁膜として５ｉ０２を用いたが、イオン
注入後の熱処理に耐え得る材料であれば良く、５１５Ｎ
４ 、１ｚｏｓ等を用いても良いことは勿論である。
製造方法について述べたが、Ｓｉ 、 ＩｎＰ等の他の
素材を用いても良い。又ゲート電極としてはイオン注入
後の熱処理に耐える材料例えばＷ−Ｔ工、Ｗ−ＡＩ！等
の他の高融点金属を用いても良いことは勿論である。高
融点金属上の絶縁膜として５ｉ０２を用いたが、イオン
注入後の熱処理に耐え得る材料であれば良く、５１５Ｎ
４ 、１ｚｏｓ等を用いても良いことは勿論である。
発明の効果
本発明の製造方法によれば、ゲート電極とソース領域間
隔を極めて狭く形成できるためソース抵抗Ｒｓを小さく
することが出来かつゲート電極とドレイン領域間隔はゲ
ート電極とソース領域より広く形成できるため、ドレイ
ン耐圧を大きくすることが出来る。又セルフ・アライメ
ント法で形成できるので製造が容易である。本発明のオ
フ・セットゲート構造はプレナ構造で形成でき、かつセ
ルフ・アライメント法を用いているので特性のバラツキ
の小さいため、集積回路特にＭＭＩＣｉ（Ｍｏｎｏｌｉ
ｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒ！Ｌｔｅ
ｄ Ｃ１ｒｃｕｉｔ）の製造には最適である。
隔を極めて狭く形成できるためソース抵抗Ｒｓを小さく
することが出来かつゲート電極とドレイン領域間隔はゲ
ート電極とソース領域より広く形成できるため、ドレイ
ン耐圧を大きくすることが出来る。又セルフ・アライメ
ント法で形成できるので製造が容易である。本発明のオ
フ・セットゲート構造はプレナ構造で形成でき、かつセ
ルフ・アライメント法を用いているので特性のバラツキ
の小さいため、集積回路特にＭＭＩＣｉ（Ｍｏｎｏｌｉ
ｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒ！Ｌｔｅ
ｄ Ｃ１ｒｃｕｉｔ）の製造には最適である。
第１図は本発明の一実施例における５Ｂ−ＦＥＴの製造
方法を示す工程断面図、第２図は他の実施例方法を示す
５Ｂ−ＦＥＴの断面図、第３図は従来の方法による５Ｂ
−ＦＥＴの製造方法を示す工程断面図である。 １・・・・・・半絶縁性ＧＩＬＡＳ基板、２・・・・・
・ｎ型半導体層、３・・・・・・高融点金属、３’、３
”・・・・・・ゲート電極、ａ 、 ４！′ ・・・・
・・５ｉｎ２． ｅｓ・・・・・・フォトレジスト、８
・・・・・・高濃度ｎ型半導体層、９・・・・・・ソー
ス電極、１０・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 、３″ １２１ ４・ 第３図
方法を示す工程断面図、第２図は他の実施例方法を示す
５Ｂ−ＦＥＴの断面図、第３図は従来の方法による５Ｂ
−ＦＥＴの製造方法を示す工程断面図である。 １・・・・・・半絶縁性ＧＩＬＡＳ基板、２・・・・・
・ｎ型半導体層、３・・・・・・高融点金属、３’、３
”・・・・・・ゲート電極、ａ 、 ４！′ ・・・・
・・５ｉｎ２． ｅｓ・・・・・・フォトレジスト、８
・・・・・・高濃度ｎ型半導体層、９・・・・・・ソー
ス電極、１０・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 、３″ １２１ ４・ 第３図
Claims (2)
- （１）半導体層の表面に高融点金属を形成し、前記高融
点金属上に絶縁膜を形成する工程と、前記絶縁膜のドレ
イン側から所望量絶縁膜を除去する工程と、前記高融点
金属及び絶縁膜をマスクにイオン注入層を形成する工程
と、前記絶縁膜をマスクに露出した高融点金属を除去す
る工程と、熱処理しイオン注入層を活性化し、高濃度半
導体層を形成する工程と、前記高濃度半導体層領域にオ
ーム性ソース、ドレイン電極を形成する工程を含んでな
る半導体装置の製造方法。 - （２）高融点金属上の絶縁膜をマスクに高融点金属の露
出した側壁から所望量エッチングする工程を含む特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228007A JPS6286870A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60228007A JPS6286870A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286870A true JPS6286870A (ja) | 1987-04-21 |
Family
ID=16869715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60228007A Pending JPS6286870A (ja) | 1985-10-14 | 1985-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6286870A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632775A1 (fr) * | 1988-06-13 | 1989-12-15 | Mitsubishi Electric Corp | Transistor a effet de champ et procede de fabrication |
| US5036017A (en) * | 1988-11-29 | 1991-07-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetrical field effect transistor |
| US5187112A (en) * | 1989-04-12 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor device |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| JP2002204629A (ja) * | 2000-11-09 | 2002-07-23 | Poochie Pompreece:Kk | ペットの胴輪 |
-
1985
- 1985-10-14 JP JP60228007A patent/JPS6286870A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2632775A1 (fr) * | 1988-06-13 | 1989-12-15 | Mitsubishi Electric Corp | Transistor a effet de champ et procede de fabrication |
| US5036017A (en) * | 1988-11-29 | 1991-07-30 | Mitsubishi Denki Kabushiki Kaisha | Method of making asymmetrical field effect transistor |
| US5187112A (en) * | 1989-04-12 | 1993-02-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a semiconductor device |
| US5250453A (en) * | 1989-04-12 | 1993-10-05 | Mitsubishi Denki Kabushiki Kaisha | Production method of a semiconductor device |
| JP2002204629A (ja) * | 2000-11-09 | 2002-07-23 | Poochie Pompreece:Kk | ペットの胴輪 |
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