JPH0218969A - 不揮発性メモリセル装置を構成するｆｅｔおよびその製造法 - Google Patents

不揮発性メモリセル装置を構成するｆｅｔおよびその製造法

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JPH0218969A
JPH0218969A JP1117611A JP11761189A JPH0218969A JP H0218969 A JPH0218969 A JP H0218969A JP 1117611 A JP1117611 A JP 1117611A JP 11761189 A JP11761189 A JP 11761189A JP H0218969 A JPH0218969 A JP H0218969A
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groove
cell device
floating gate
fet
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Joachim Otto
ヨアヒム・オツト
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Eurosil Electronic GmbH
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、不揮発性のメモリセル装置を構成するＦＥＴ
　’ｉ対象とし、この場合このＦＥＴはソース−および
ドレイン帯域ならびにメモリ電極としてのフローティン
グゲート電甑全有し、該フローティングゲート電極と半
導体サブストレートとの間にトンネル効果により貫通可
能な誘電体層が設けられている不揮発性のメモリセル装
置全形成するＦＥＴおよび、この種のメモリセル装置の
製造法に関する。
従来技術 この種の不揮発性のメモリセルは文献、”不揮発性メモ
リ：　ＫＥＰＲＯＭ’ｓ　ｕｎｄ　ＮＶＲＡＭ’ｓ″ｅ
ｌｅｋをｒｏｎｉｋ　１ｎｄｕｓｔｒｉｅ　５　（１９
８３）、１６〜１８頁、九とえば１３頁、１図に、Ｉｎ
ｔｅｌによりＫＫＦＲＯＭを　（ｅｌｅｃｔｒｉｃａｌ
　２ｒａｓａｂｌｅ　ｐｒＯｇｒａｍｍａｂｌｅｒｅａ
ｄ　ｏｎｌｙ　ｍｅｍｏｒｙ　）のために開発されたＦ
ＬＯＴＯＸ−ＥｌｐｅｉｃｈｅｒｔｒａｎｓｉｓｔＯｒ
　（Ｆｌｏａｔｉｎｇ−ＧａｔｅＴｕｎｎｅｌ−Ｏｘｉ
ｄ　）示されている。
このｌのＦＬＯＴＯＸセルは電気的に消去可能でありか
つｔｙｖ（紫外！Ｉ）による消去可能の構成の以後の開
発の対象である。ここではプログラミングの際にアバラ
ンシュ注入が用いられておシ、消去は即ちゲートの放電
は紫外線による電子の励起によυ行なわれる。これに対
してＫＥＰＲＯＭセルの場合はプログラミングのために
および消去のためにＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍに
よる電子のトンネルメカニズムを垂直方向に用いている
。
前述の文献によるインテルのＦＬＯＴＯＸメモリトラン
ジスタの場合、トンネル酸化物がドレイン領域の上に設
けられている。電極における印加電位に応じてトンネル
酸化物中に電界が発生する。この電界はドレイン領域か
ら７０−ティングゲートへの電子の移行を開始させるー
このことは状態”論理１”を表わす−か、ま之は電子を
再びドレイン領域へ戻るようにトンネル通過させること
によりフローティングゲートを放電し、これにより“論
理Ｏ”がプログラミングされる。各メモリセルに、ＦＬ
ＯＴＯＸ　）ランジスタに直列に接続されたＮＭＯ８）
ランシスタが、メモリセルの選択のために配属されてい
る。
次にこの種の公知のＦＬＯＴＯＸメモリセルの製造を第
１図〜第６図を用いて説明する。
第１図に示されている様に、ｎ形にドーピン！！化物３
および第１のフォトエナメル層が塗付される。フォトエ
ナメルの開口全通して、ドレイン帯域全形成するために
半導体サブストレート１におけるイオン注入により、ｎ
＋形にドーピングされた領域６が形成される。
それに絖くゲート酸化物３のエツチングによる第２のフ
ォトエナメルステップが、第２図に示す様にｎ＋ドーピ
ング領域６の上にトンネル窓を定める。続いて厚さが約
１０ＯＡのトンネル酸化物層１１の形成および第１ポリ
シリコン析出 平面のＺ論が続く。この第１ポリシリコン平面は、フロ
ーティングゲート電極１２を形成するための別のフォト
リトグラフ−およびエツチングステップにより、処理さ
れる。次のプロセス経過は第３図に示されているように
インターポリ、Ｉ！！縁層１３の形成により始まシ、次
にイオンそ 注入によるｎ＋形にドーピングさ凸ソース帯域１５の形
成により後続される。
次にゲート電極１４を形成するために第２のポリシリコ
ン面が載置され続いて表面全体が絶縁層１６で被われる
。終シに最後のフォトリトグラフ−およびエツチングス
テップにおいて接触孔領域１γが形成され、さらにアル
ミニウム導体路１８が蒸着される。続いて表面全体がパ
シベーテツド層１９により被われる。
この慣用的な技術の欠点は、フォトリトグラフステップ
によるトンネル窓の区画にある。メモリセルの設計は、
トンネル窓がｎ＋頌域６の上べ位置するようにしさらに
その縁が活性領域の縁に達しないように、行なう必要が
ある。このことは調整精度に対して高い要求全課しさら
に同時にマスクずれの許容偏差により設計の小型化を制
限する。さらに適切な費用ではトンネル窓の大きさを２
μｍ×２μｍにしか低減できない。
発明の解決すべき問題点 本発明の課題は、トンネル窓を有しかつその窓の大きさ
が２μｍ×２μｍよりも小さくなるようにした、冒頭に
述べたメモリセルを提供することである。さらに本発明
のもう一つの課題はこの種のメモリセルの製造法全提供
することである。
問題点を解決する手段 この課題は本発明により次のようにして解決されている
。即ち半導体サブストレート中に、ドレイン帯域の、チ
ャネル帯域とは反対の側で隣り合いかつ誘電体層により
被われるみぞ全設け、さらにフローティンタケ１−ト電
ｉｔみぞの中へ、トンネル電流が半導体表面に水平にド
レイン帯域と７０−ティングゲート電極との間全流れる
ことができるように、延在させた構成により解決されて
いる。
発明の利点 この本発明の構造の利点はトンネル窓の小型化にあり、
これにより結合係数が改善される、何故ならばトンネル
窓の面積およびチャネル領域の面積がこの結合係数に対
して大きい影響を与えるからである。トンネル窓の大き
さは、みその先端の深さおよびとのみぞの側壁における
フローティングゲートｚ楓の大きさだけにより定められ
る。さらに相応の設計により、１つのみぞの中にこの種
の本発明によるメモリを２つまたはそれ以上設けること
ができる。この場合このメモリセルは本発明の有利な実
施例によればみぞ全半径方向に囲む。
本発明によれば、みぞ全直方体状に形成し、さらにメモ
リセルのフローティングゲート電極によυみぞの側壁を
被うようにし、さらにみぞが約１．５μｍの深さ金有す
るようにし友のである。
さらに本発明によれば、直方体状のみぞに設けられる２
つのメモリセルのフローティングゲートを権ｆｆｉ、こ
の屯侶がみぞの２つの対向する側壁金おおうように、構
成したのである。
メモリセルの製造のだめの本発明の方法は、請求項７の
特徴部分および引用形式の請求項８〜２２に示されてい
る。この方法の場合、トンネル窓の形成は自動調整的に
行なわル、この場合この調整精度は従来のメモリセルの
製造の場合の調整精度よりも低い臨界値を有する。
本発明によυ製造されるこの種のメモリセルは有利にわ
ずかな寸法しか有さす、そのため例エバメモリモジュー
ル中で著しく高い集積密度を有することができる。
実施例の説明 次に本発明の実施例全図面を用いて説明する。
第４図から第１０図は１つのメモリセルが完成する“ま
での相続く方法ステップを示し、第１１図は第１０図に
示てれている２つのｉＰＲＯＭメモリセルのレイアラト
ラ示す。図面において同じエレメントには同じ番号を付
す。メモリセルの完成に至るまでの方法ステップの以下
の説明において、面積−および厚さデータは、６μｍ技
術に関連づけられている。
第４図は単結晶のｎ−形ドーピングのシリコらびに厚さ
が約４０　ｎｍのゲート酸化物層３の形成後に示す。活
性面の区画は二酸化シリコンから成る電界酸化物領域２
を、窒素化過８′ｆ！：、用いての形成により、行なわ
れる。他方、Ｐ−形井戸 メ７７９’４の形成は、第１フオトエナメル層−図示さ
れていない−によるマスキングをした後に、イオン注入
により、実施される。この図はさらに第２フォトエナメ
ル層５を示し、これは第１フォトエナメル層の除去の後
にゲート散化層３の上へ塗付される。この第２フォトエ
ナメル層の、構造化およびフォトエナメルの開口の後に
、次のイオン注入により、幅が約５μｍ１長さが約２０
μｍおよび深さが約１μｍのｎ＋頌域（空乏領域）６が
、形成される。続いてこの第２のフォトエナメル層５が
除去されて、第５図の配置に示されているようにシリコ
ン窒化物層７がＰ−トラフ体４の領域において析出され
る。
続いてフォトエナメル技術（第５図には示されていない
）を用いて空乏領域６の構造化が、第６図に示されたみ
ぞ８の形成のために行なわれる。これによりこの空乏領
域６は２つの等しい領域６ａと６ｂに分けられる。
第６図はみぞ８をエツチングした後の配置金示す。図示
されているようにみぞ８は空乏領域６よりも深く形成さ
れている。みぞ８は約５μｍの幅および約１．５μｍの
深さを有し、この場合この空乏領域６は深さが約１μｍ
である。さらにみぞ８は、前もって形成された空乏領域
６を対称的に、２つの互いに絶縁された領域６ａおよび
６ｂに分ける。これらの領域はそれぞれ以後のメモリセ
ルのドレイン帯域全構成する。
次にシリコン窒化物層７をマスキングとして用いて、熱
酸化によυみぞ８が完全に酸化物９により充てんされる
。これによりこのみぞ８が水平方向にも垂直方向にも拡
大される。このことは第７図においてみぞ８の周縁の破
線で示されている。
次にぬれエツチングステップが続く。これによυドレイ
ン帯域６ａおよび６ｂに隣接する、みぞ８の側壁１０ａ
および１０ｂの部分−以下ではトンネル窓１０ａおよび
１０ｂ−が第８図に示されている様に露出される。さら
にこの第８図に示されているように、シリコン窒化物層
ｒ全除去した後にトンネルの酸化が、厚さ約１０ｎｍの
トンネル酸化物１１を形成するために、行なわれる。
次の工程において、厚さが約０．５μｍの第１ポリシリ
コン層−７０−ティングゲート１２ａないし１２ｂを構
成する−の析出が行なわれる。
この場合このポリシリコン層の構造化は、トレンチみぞ
８の中に２つのセルが同時に形成されるように行なわれ
る。次に酸化工程において、ｐ−トラフ体４の領域にお
ける表面全体に、厚さ約６０　ｎｍのポリ酸化物層５１
０２−中間絶縁層−が設けられる。
ソース帯域１５ａおよび１５ｂｆｆｉ形成する之めに、
第２ポリシリコン層の析出に後続する第２のイオン注入
が行なわれる。第９図は、前記フローティングゲートと
同様に約０．５μｍの厚さを有するコントロールゲート
１４ａおよび１４ｂを形成するための第２のポリシリコ
ン層を構造化した後の配置を示す。
孔領域１７、金属導体路面１８および閉成用の表面パッ
シベーション１９を形成した後に完成した、２つのＥＥ
ＰＲＯＭメモリセルがら成る装置を示す。この最後の工
程である表面バンシベーションは、公知のように実施さ
れる。
い 第１１図に第１０図に示されてた面積が約５μｍｘ　５
μｍの共通のみぞ８を有する両方のｌＰＲＯＭメモリの
レイアウトが示されている。
この場合、各々のメモリセルに、ＦＬＯＴＯＸ　）うン
シスタに直列に接続された通常のＮＭＯ８）ランシスタ
（選択トランゾスタ）２０ａおよび２０ｂ−メモリセル
の選択のｒｃめに用いられる−が配属されている。この
図には明瞭に、側面のトンネル窓１０ａおよび１０ｂの
面の節約された配置が示されている。両方のＦＬＯＴＯ
Ｘ　）ランソスタはそれぞれ約１１０μｍ２の面積全必
要どし、他方、選択トランゾスタを有する両方のメモリ
セルはそれぞれ約５００μｍ２の面積金山める。このこ
とは公知技術と比較して約５０％の小型でヒ全意味する
。
ｌ・レンチみぞの中に２つのメモリセルｋ　設置するこ
とかできるだけでなく、第１のポリシリコン面の相応の
構造化により、６つおよびそれより多くのセルを共通の
トレンチみぞと同時に形成することもできる。
発明の効果 本発明によυセルの寸法の小型化が達せら九そのため集
積密度が著しく増加するメモリセルが提供される。
【図面の簡単な説明】
第１図、第２図、第６図は公知のＦＬＯＴＯＸメモリセ
ルの製造を示すＵｒ面図、第４図、第５図。 第６図、第７図、第８図、第９図、第１０図はメモリセ
ルが完成するまでの相続く方法ステップの断面図、第１
１図は１に’：１０図に示し之２つのＥＥｐＲＯＭメモ
リセルのレイアウトを示す断面図である。 メル層、６・・・空乏領域、７・・・シリコン窒化物層
、８・・・みぞ、９・・・酸化物、１０ａ、１０ｂ・・
・トンネル窓、１１・・・トンネル酸化物、１２ａ、１
２ｂ・・・フローテイングケ”−）、１３・・・中間絶
縁層、１４ａ、１４ｂ−コントロールケ１−ト、１５ａ
。 １５ｂ・・・ソース帯域、１６・・・絶縁層、１７・・
・接触孔領域、１８・・・金属導体路平面、１９・・・
表面パッシベーション。 ＭＩＧ、４ ＦＩＧ、Ｓ ｆ：１Ｇ、ＩＱ 月１６．９ εＥＰＲＯ前−せＪし　１ ＥＥＰＩ＜ＯＮ−’ｊＩＬ／　Ｚ １”ｌＧ、１１

Claims (1)

  1. 【特許請求の範囲】 １、不揮発性のメモリセル装置を構成するＦＥＴであつ
    て、該ＦＥＴはソース−およびドレイン帯域（６、１５
    ）ならびにメモリ電極としてのフローティングゲート電
    極（１２）を有し、該フローティングゲート電極と半導
    体サブストレート（１）との間にトンネル効果により貫
    通可能な誘電体層（１１）が設けられている不揮発性の
    メモリセル装置において、半導体サブストレート（１）
    中に、ドレイン帯域（６）の、チャネル帯域とは反対の
    側で隣り合いかつ誘電体層（１１）により被われるみぞ
    （８）を設け、さらにフローティングゲート電極（１２
    ）をみぞ（８）の中へ、トンネル電流が半導体表面に水
    平にドレイン帯域 （６）とフローティングゲート電極（１２）との間を流
    れることができるように、延在させたことを特徴とする
    不揮発性のメモリセル装置を構成するＦＥＴ。 ２、みぞ（８）を直方体状に形成し、さらにメモリセル
    のフローテイングゲート電極（１２）によりみぞ（８）
    の側壁（１０）を被うようにした請求項１記載の不揮発
    性メモリセル装置を構成するＦＥＴ。 ３、みぞ（８）が約１．５μｍの深さを有するようにし
    た請求項２記載の不揮発性のメモリセル装置を構成する
    ＦＥＴ。 ４、唯１つのみぞ（８）に少くとも２つの不揮発性のメ
    モリセルが設けられ、この場合この２つの不揮発性のメ
    モリセルを、そのフローティングゲート電極（１２）が
    前記のみぞ （８）の中へ延在するように配置した請求項１から３ま
    でのいずれか１項記載の不揮発性のメモリセル装置を構
    成するＦＥＴ。 ５、メモリセルのフローティングゲート電極（１２）が
    、みぞ（８）を中心として半径方向に設けられている請
    求項４記載の不揮発性のメモリセル装置を構成するＦＥ
    Ｔ。 ６、両方のフローティングゲート電極（１２ａ、１２ｂ
    ）が、直方体状の溝（８）の２つの対向する側壁（１０
    ａ、１０ｂ）を被うようにした請求項４記載の不揮発性
    のメモリセル装置を構成するＦＥＴ。 ７、不揮発性のメモリセル装置の製造法において、下記
    のａ）〜ｈ）の方法ステップのシーケンスを設けるよう
    にし、即ち ａ）ゲート酸化物（３）を第１導電形の半 導体サブストレート（１）の上に、能動面および第２導
    電形の井戸（４）の形成後に、形成するステップと、 ｂ）第１導電形の領域（６）を井戸（４） の中に形成するステツプと、 ｃ）製造すべきメモリセルの両方のドレイ ン帯域を形成するために、前記の領域（６）の範囲にみ
    ぞ（８）を、該領域（６）が２つの帯域（６ａ、６ｂ）
    に分けられるように形成するステツプと、 ｄ）井戸（４）およびみぞ（８）の範囲に トンネル酸化物（１１）を形成するステップと、 ｅ）フローティングゲート電極（１２ａ、 １２ｂ）および該電極を被う中間絶縁層 （１３）を形成するステップと、 ｆ）ソース帯域（１５ａ、１５ｂ）を形成 するステツプと、 ｇ）制御ゲート電極（１４ａ、１４ｂ）お よび該電極を被う最後の絶縁層（１６）を形成するステ
    ツプと、 ｈ）接触孔領域（１７）を、該最後の絶縁 層（１６）および金属導体路平面（１８）およびパツシ
    ベーシヨン層（１９）の中に形成する方法ステツプのシ
    ーケンスとを有するようにしたことを特徴とする不揮発
    性のメモリセル装置を構成するＦＥＴの製造法。 ８、方法ステップｃ）においてみぞ（８）を、該みぞが
    前記の領域（６）よりも深くなるように形成した請求項
    ７記載の方法。 ９、方法ステツプｃ）において、みぞ（８）を、該みぞ
    が領域（６）を対称的に２つの等しい帯域（６ａ、６ｂ
    ）に分けるように構成した請求項７又は８記載の方法。 １０、方法ステツプｃ）を実施する前に、絶縁層（７）
    を井戸（４）の領域全体において被着するようにし、さ
    らに方法ステップｃ）の後に次の方法ステップを実施す
    るように、即ち；−みぞ（８）を、絶縁層（７）をマス
    キンギとして使用して、酸化物層（９）で充てん するステップと、 −酸化物層（９）を除去することにより溝 （８）の側壁（１０ａ、１０ｂ）を部分的 に露出するステツプと、 −絶縁層（７）を除去するステツプとを実施するように
    した請求項７から９までのいず れか１項記載の方法。 １１、絶縁層（７）をシリコン窒化物から形成した請求
    項１０記載の方法。 １３、方法ステップｄ）において、トンネル酸化物（１
    １）がみぞ（８）の領域において、ドレイン帯域（６ａ
    、６ｂ）に隣接する露出された側壁（１０ａ、１０ｂ）
    を被うようにした請求項１０から１２までのいずれか１
    項記載の方法。 １４、方法ステップａ）において活性面を、半導体サブ
    ストレート（１）の上の構造化された酸化物層（２）を
    用いて、局所的な酸化により形成した請求項７から１３
    までのいずれか１項記載の方法。 １５、半導体サブストレート（１）をシリコンから形成
    し、酸化層（２）を２酸化シリコンから形成した請求項
    １４記載の方法。 １６、方法ステツプａ）において、井戸（４）をイオン
    注入およびフォトエナメル工程を用いて形成した請求項
    ７から１５までのいずれか１項記載の方法。 １７、方法ステップｂ）において、領域（６）をイオン
    注入によりおよびフォトエナメル工程により形成した請
    求項７から１６までのいずれか１項記載の方法。 １８、みぞ（８）を形成するための方法ステップｃ）に
    おいて、領域（６）をフオトラツカ工程により構造化し
    続いてエッチングするようにした請求項７から１７まで
    のいずれか１項記載の方法。 １９、方法ステツプｅ）およびｇ）においてゲート電極
    （１２ａ、１２ｂ、１４ａ、１４ｂ）をポリシリコンか
    ら形成し、最後の絶縁層 （１６）を２酸化ポリシリコンから形成した請求項７か
    ら１８までのいずれか１項記載の方法。 ２０、方法ステップｅ）において中間絶縁層（１３）を
    ２酸化ポリシリコンから形成した請求項７から１９まで
    のいずれか１項記載の方法。 ２１、方法ステツプｅ）において中間絶縁層（１３）を
    シリコン窒化物から形成した請求項７から１９までのい
    ずれか１項記載の方法。 ２２、ソース帯域（１５ａ、１５ｂ）をイオン注入を用
    いて形成した請求項７から２１までのいずれか１項記載
    の方法。
JP1117611A 1988-05-13 1989-05-12 不揮発性メモリセル装置を構成するｆｅｔおよびその製造法 Pending JPH0218969A (ja)

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