JPH05211338A - 不揮発性半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 高集積化が可能でかつ電力消費の少ないＥＥ
ＰＲＯＭを提供する。 【構成】 ＥＥＰＲＯＭは、Ｐ型シリコン基板２０の主
表面上に形成されたソース・ドレイン領域４１，４２と
その間に形成された１対のメモリトランジスタ４３，４
４とメモリトランジスタ４３，４４の間であってかつＰ
型半導体基板の主表面上に形成された選択トランジスタ
３を含む。それぞれのメモリトランジスタ４３，４４
は、コントロールゲート７ａ，７ｂとフローティングゲ
ート１５ａ，１５ｂとを含む。データの書込みおよび消
去は、トンネル領域８ａ，８ｂを通してＦ−Ｎトンネル
現象によって行なわれる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は電気的に消去可能でプ
ログラム可能な不揮発性半導体装置（以下ＥＥＰＲＯＭ
と略す）に関するもので、特に微細化と高集積化の可能
な不揮発性半導体装置に関する。

【０００２】

【従来の技術】図１９は一般に知られている従来の電気
的情報の書込み、消去が可能なＥＥＰＲＯＭを示すブロ
ック図である。

【０００３】図１９を参照して、このＥＥＰＲＯＭは、
ＥＥＰＲＯＭセルを含むメモリアレイ５０と、外部から
ロウアドレス信号を受取るロウアドレスバッファ５１
と、コラムアドレス信号を受取るコラムアドレスバッフ
ァ５２と、これらのアドレス信号をデコードし、特定の
メモリセルに接続されたワード線およびビット線に電圧
を与えるロウデコーダ５３およびコラムデコーダ５４
と、２つのデコーダにより指定されたメモリセルにスト
アされた信号をＹゲート５５を介して読出すセンスアン
プ５６と、読出された信号を出力するための出力バッフ
ァ５７と、外部から制御信号を受けて各部に与える制御
信号入力バッファ５８とを含む。

【０００４】動作において、センスアンプ５６はメモリ
セルにストアされた信号を検出し、それを増幅して出力
バッファ５７に与える。図２０は、図１９に示されてい
るメモリアレイ５０およびＹゲート５５の例を示す回路
図である。

【０００５】図２０を参照して、Ｙゲート５５は、Ｉ／
Ｏ線５９とビット線３１との間に接続されたトランジス
タ６０と、ＣＧ線６１とコントロールゲート線６２との
間に接続されたトランジスタ６３とを含む。トランジス
タ６０および６３のゲートにＹゲート信号Ｙ２が与えら
れる。Ｙゲート信号Ｙ１が与えられるトランジスタも同
様に接続されている。

【０００６】メモリアレイ５０では、４ビットのメモリ
セルが示されている。１つのメモリセルはフローティン
グゲートを有するメモリトランジスタ６と、ゲートがワ
ード線３２に接続されてメモリトランジスタ６にストア
された信号をビット線３１に与える選択トランジスタ３
とを含む。また、他の選択トランジスタ３ａはゲートが
ワード線３２に接続されてコントロールゲート線６２の
信号をメモリトランジスタ６のゲートに与えるよう接続
される。

【０００７】動作において、メモリトランジスタ６はそ
のフローティングゲートに電子が蓄えられているか否か
によって２値の信号を記憶する。電子が蓄えられている
とき、メモリトランジスタ６の電圧が高くなる。これに
よりメモリトランジスタ６は読出し動作においてオフす
る。電子が蓄えられていないとき、メモリトランジスタ
６のしきい値電圧は負となる。これにより、メモリトラ
ンジスタ６は読出し動作においてオンする。

【０００８】センスアンプ５６からの読出のための電圧
はトランジスタ６０を介してビット線３１に与えられ、
この電圧がさらに選択トランジスタ３を介してメモリト
ランジスタ６に与えられる。これにより、センスアンプ
においてメモリトランジスタ６に電流が流れるか否かを
検出することができ、したがって、メモリトランジスタ
６にストアされた信号を読出すことができる。

【０００９】図２１は従来のフローティングゲートを有
するＥＥＰＲＯＭを示す図である。（Ａ）は平面図であ
り、（Ｂ）は（Ａ）図においてＢ−Ｂ線で示す部分の断
面図である。図２１を参照してＥＥＰＲＯＭの構造を説
明する。

【００１０】ＥＥＰＲＯＭは、Ｐ型シリコン半導体基板
２０の主表面上に形成されたメモリトランジスタ６と、
選択トランジスタ３とを含む。メモリトランジスタ６
は、Ｐ型シリコン基板２０の主表面上に形成されたドレ
イン領域となるトンネル不純物拡散層９と、ソース領域
２と、トンネル不純物拡散層９上の所定の領域に形成さ
れた薄い膜厚のトンネル絶縁膜１６と、少なくともトン
ネル絶縁膜１６を含む領域でＰ型シリコン基板２０上に
絶縁膜を介して形成されるポリシリコンからなるフロー
ティングゲート１４と、フローティングゲート１４上に
層間酸化シリコン膜１５を挟んで形成されるコントロー
ルゲート７とを含む。コントロールゲート７とフローテ
ィングゲート１４とはその間の層間酸化シリコン膜１５
を誘電物質として互いに重なり合った領域において容量
を形成する。またフローティングゲート１４と接続用不
純物拡散層５に接続されたトンネル不純物拡散層９は、
トンネル絶縁膜１６の形成領域においてトンネル絶縁膜
１６を誘電物質として容量を形成する。さらに、トンネ
ル絶縁膜１６を除いた領域において、フローティングゲ
ート１４と半導体基板２０とが形成する容量も存在す
る。

【００１１】フローティングゲート１４は電荷を蓄積す
る。コントロールゲート７と接続用不純物拡散層５との
間に印加される電圧に応じてトンネル絶縁膜１６を介し
てフローティングゲート１４とトンネル不純物拡散層９
との間で電荷の放出／注入が行なわれる。選択トランジ
スタ３は、半導体基板２０の主表面上に間隔を隔てて形
成された接続用不純物拡散層５およびドレイン領域１
と、その間に形成されたワードラインとなる選択ゲート
電極４とを含む。選択ゲート電極４と半導体基板２０の
主表面との間には選択ゲート酸化シリコン膜１３が形成
されている。ドレイン領域１はコンタクト孔を介してビ
ット線３１に接続される。

【００１２】選択トランジスタ３は、選択ゲート電極４
を介して与えられる信号に応答してオン、オフする。そ
れによって、選択トランジスタ３に接続されるメモリト
ランジスタ６が有する情報をビットライン３１に読出
す。

【００１３】次にＥＥＰＲＯＭの動作を説明する。ＥＥ
ＰＲＯＭは読出し、消去、書込みの３つの基本動作モー
ドを有する。表１はフローティングゲート１４に情報電
荷を書込んだり消去したり読出したりするときに各要素
に印加される電圧を示したものである。

【００１４】

【表１】

【００１５】ここでＶ_PPはプログラム電圧であり、Ｖ_F
はフローティング時の電位であり、Ｖ_W 、Ｖ_E は各動作
時のフローティングゲート１４の電位を示す。

【００１６】表１に示したように読出し時には５Ｖが選
択ゲート電極４に印加され、１Ｖがビットライン３１に
印加されてコントロールゲート７とソースライン１２が
接地される。メモリセルの消去時には、Ｖ_PPが選択ゲー
ト電極４に印加され、ビットライン３１およびソースラ
イン１２が接地される。

【００１７】この消去サイクルにおいてフローティング
ゲート１４上に正の電荷が印加される。書込み時にはＶ
_PPが選択ゲート電極４とビットライン３１に印加され、
コントロールゲート７が接地され、ソースライン１２は
フローティング状態にされる。これによってフローティ
ングゲート１４上に負の電荷が注入される。

【００１８】図２２は図２１に示すＥＥＰＲＯＭの等価
回路図である。ここでＣ１はトンネル領域に形成される
トンネルキャパシタンスである。Ｃ２はフローティング
ゲート１４と、コントロールゲート７とその間に挟まれ
た層間酸化シリコン膜１５とで形成された容量である。
Ｃ３は寄生容量で、トンネル領域以外のフローティング
ゲート１４とその下部に形成されたトンネル不純物拡散
層９とその間に挟まれたトンネル絶縁膜１６とから形成
される。たとえば消去モードのとき、表１に示すよう
に、コントロールゲート７にＶ_PPが印加され、トンネル
不純物拡散９が接地されるため、等価回路が図２２
（Ｂ）に示すようになる。このとき、Ｆの電位Ｖ_F は次
の式で表わされる。

【００１９】 Ｖ_F ＝Ｃ２／（Ｃ１＋Ｃ２＋Ｃ３）・Ｖ_PP …（１） ここでＣ２／（Ｃ１＋Ｃ２＋Ｃ３）のことを容量結合比
と言い、通常ほぼ０．７である。またトンネル絶縁膜の
電場の大きさおよびトンネル絶縁膜を流れる電流の大き
さは次式で表わされる。

【００２０】 Ｅ_OX＝Ｖ_F ／Ｔ_OX …（２） Ｊ＝ＡＥ_OX ² ｅｘｐ−（Ｂ／Ｅ_OX） …（３） ここで、Ｅ_OXは電場の大きさ、 Ｔ_OXはトンネル絶縁膜の厚さ、 Ｊは電流値 Ａ、Ｂは定数を表わす。

【００２１】容量結合比を０．７、Ｔ_OXを１０ｎｍとし
て、式（２）を式（１）に代入すると、Ｅ_OX＝１４ＭＶ
／ｃｍとなる。この値を式（３）に代入してＪは十分大
きな値となる。この電界値を用いて、電子がトンネル絶
縁膜を介してフローティングゲート１４と基板上の不純
物領域９との間で放出／注入される。

【００２２】以上が従来のＥＥＰＲＯＭの概要である。
次に従来のＥＥＰＲＯＭの製造方法を図２３を参照して
説明する。まずＰ型シリコン基板２０の上にトンネル絶
縁膜１６となる酸化膜７４が形成され、その上にポリシ
リコン７０が堆積される。ポリシリコン７０の上の所定
の部分にレジスト７７が堆積される（図２３（Ａ））。

【００２３】次に所定の長さにパターニングされたポリ
シリコン７０上に絶縁膜８０が形成され、絶縁膜８０お
よび７４の上にポリシリコン層７１が堆積される。ポリ
シリコン層７１の上の所定の部分にレジスト７８および
７９が堆積される（図２３（Ｂ））。

【００２４】この状態でエッチングが行なわれ、（図２
３（Ｃ））に示すように選択トランジスタ３およびメモ
リトランジスタ６を形成するポリシリコン層が形成され
る。選択トランジスタ３は選択ゲート４および選択ゲー
ト酸化シリコン膜１３を含み、メモリトランジスタ６は
コントロールゲート７、層間酸化シリコン膜１５、フロ
ーティングゲート１４およびトンネル絶縁膜１６とを含
む。この状態でｎ型不純物が導入され、ドレイン領域
１、ソース領域２および接続用不純物拡散層５が形成さ
れる。

【００２５】次にドレイン領域１およびソース領域２、
金属配線層１１および１２が形成され、選択トランジス
タ３およびメモリトランジスタ６を覆って層間絶縁膜７
６が形成される（図２３（Ｄ））。

【００２６】図２４は図２１に示した従来のＥＥＰＲＯ
Ｍセルがメモリアレイ５０として配列された場合の等価
回路図である。図２４に示すように選択トランジスタ３
およびメモリトランジスタ６は配置される。

【００２７】次に従来のフラッシュ型ＥＥＰＲＯＭにつ
いて説明する。図２５は従来のフラッシュ型ＥＥＰＲＯ
Ｍの構造および等価回路を示す模式図である。図２５を
参照して、従来のフラッシュ型ＥＥＰＲＯＭは、Ｐ型半
導体基板８１の主表面上に絶縁膜を挟んで互いに間隔を
隔てて形成されたメモリトランジスタ８２ａ，８２ｂ
と、メモリトランジスタ８２ａ，８２ｂの間でかつＰ型
半導体基板８１の主表面上に形成されたソース領域８３
と、メモリトランジスタ８２ａ，８２ｂのソース８３と
異なる側に形成されたドレイン領域８４ａ，８４ｂとを
含む。ドレイン領域８４ａ，８４ｂにはそれぞれ金属配
線層が設けられている。メモリトランジスタ８２ａ，８
２ｂは、それぞれフローティングゲート８５ａ，８５ｂ
およびコントロールゲート８６ａ，８６ｂを含む。

【００２８】次に動作について説明する。従来のフラッ
シュ型ＥＥＰＲＯＭにおいては、書込みにはアバランシ
ェ現象を利用し、消去には先のＥＥＰＲＯＭの動作で説
明したトンネル現象を利用する。読出しは先に述べたＥ
ＥＰＲＯＭの場合と同様である。なお、ＥＥＰＲＯＭの
動作の詳細はたとえばＵＳＰ４，７９７，８５６に記載
されている。

【００２９】ところで従来のフラッシュ型ＥＥＰＲＯＭ
においては、フラッシュ型ＥＰＲＯＭの場合と同様にそ
のサイズをかなり小さくできる。

【００３０】このようなフラッシュ型ＥＥＰＲＯＭの詳
細はたとえば、“An In-System Reprogrammable 32Kx8
CMOS Flash Memory ”IEEE JOURNAL OF SOLID-STATE CI
RCUIT, Vol.23, No.5, Oct. 1988やたとえばＵＳＰ４，
８６８，６１９などに記載されている。

【００３１】

【発明が解決しようとする課題】従来のＥＥＰＲＯＭは
以上のように構成されていたので、ビット単位のデータ
を書込み、消去および読出しを行なうには、メモリセル
１つに選択トランジスタ１つを設ける必要があった。そ
の結果セル面積を大きくすることが必要で、また高集積
化しにくいという問題点があった。

【００３２】さらに高集積化の可能なフラッシュ型ＥＥ
ＰＲＯＭにおいては、選択トランジスタを設けずに電気
的消去可能な不揮発性半導体装置を提供できるが、書込
みにアバランシェ現象を用いる。即ち図２５を参照して
メモリトランジスタ８２ａに書込みを行なうときにはコ
ントロールゲート８６ａに１２Ｖ程度の高電圧とソース
８３および基板８１を接地した状態でドレイン８４ａに
８Ｖ程度のパルスを１０μ秒程度印加する。このときフ
ローティングゲート８５ａの下部のチャネル部のドレイ
ン８４ａの端部でアバランシェ現象が生じ多量の電流が
ドレイン８４ａからソース８３および基板８１へ流れ
る。このとき、一部の電子がコントロールゲート８６ａ
の電位によって誘起されたフローティングゲート８５ａ
の電位によって該フローティングゲート８５ａに引き込
まれる。このように書込みを行なうため、書込みの効率
が悪く消費電力が大きいという問題点があった。また、
選択トランジスタを有しないため、フローティングゲー
ト８５ａとソース８３の間でのトンネル現象を用いた消
去においても、メモリトランジスタ８２ａがデプレッシ
ョン状態即ち過消去状態になることを防ぐ手段が必要と
なり、様々な回路的工夫が必要であった。その結果、製
法上厳しい条件制御が必要となり、また特性の揃った装
置を得るための特別な試験が必要になるなど複雑で安価
にできないなどの問題点があった。

【００３３】この発明は上記のような問題点を解消する
ためになされたもので、ビット単位で書込み、消去、読
出しができるとともに、容易に高集積化ができかつ消費
電力が少ないＥＥＰＲＯＭを提供することを目的とす
る。

【００３４】

【課題を解決するための手段】この発明の請求項１に係
る不揮発性半導体装置は、主表面を有する半導体基板
と、半導体基板の主表面上に間隔を隔てて形成されたそ
れぞれがフローティングゲートおよびコントロールゲー
トを含む１対のメモリトランジスタと、主表面上でかつ
前記間隔の間に形成された選択トランジスタを含む。

【００３５】請求項２に係る不揮発性半導体装置におい
ては、請求項１の不揮発性半導体装置の選択トランジス
タはゲート電極を含み、ゲート電極の一部は、１対のメ
モリトランジスタの上に絶縁膜を挟んで延在する。

【００３６】請求項３に係る不揮発性半導体装置におい
ては、請求項２の不揮発性半導体装置のコントロールゲ
ートはそれぞれ所定の第１の厚さを有し、絶縁膜は第１
の厚さより厚い第２の厚さを有する。

【００３７】請求項４の不揮発性半導体装置において
は、請求項２の不揮発性半導体装置の絶縁膜が窒化シリ
コン膜を含む。

【００３８】請求項５の不揮発性半導体装置において
は、請求項２の不揮発性半導体装置のフローティングゲ
ートおよびコントロールゲートの選択トランジスタ側に
は、コントロールゲートからフローティングゲートに向
かって厚さが厚くなる側壁絶縁膜が形成される。

【００３９】請求項６の不揮発性半導体装置において
は、請求項２の不揮発性半導体装置の絶縁膜の厚さが１
０ｎｍ以下である。

【００４０】請求項７の不揮発性半導体装置は、請求項
２の不揮発性半導体装置のゲート電極の一部は、１対の
メモリトランジスタの選択トランジスタの形成されない
側まで延在する。

【００４１】請求項８の不揮発性半導体装置において
は、請求項１の不揮発性半導体装置の選択トランジスタ
は、１対のメモリトランジスタの間の主表面上に形成さ
れた１対の不純物拡散層と、不純物拡散層の間であって
主表面上に絶縁膜を挟んで形成されたゲート電極とを含
む。

【００４２】請求項９に係る不揮発性半導体装置におい
ては、請求項１の不揮発性半導体装置の１対のメモリト
ランジスタに挟まれた領域でかつ主表面上には凹部が設
けられ、ゲート電極は凹部に沿って設けられる。

【００４３】請求項１０に係る不揮発性半導体装置にお
いては、請求項１に係る不揮発性半導体装置の１対のメ
モリトランジスタは相互に第１の寸法を離れて設けら
れ、選択トランジスタはゲート電極を含み、ゲート電極
は第１の寸法の半分以上の第２の寸法を有する。

【００４４】請求項１１に係る不揮発性半導体装置にお
いては、請求項１の不揮発性半導体装置のゲート電極は
１対のメモリトランジスタの間であってかつ主表面上に
のみ設けられる。

【００４５】

【作用】この発明によれば１対のフローティングゲート
およびコントロールゲートを含むメモリトランジスタが
１つの選択トランジスタを共有している。

【００４６】

【実施例】（１） 第１実施例 以下この発明の一実施例を図面を参照して説明する。図
１はこの発明に係るＥＥＰＲＯＭを示す断面図であり、
図２はこの発明に係るＥＥＰＲＯＭの１メモリセルグル
ープを示す平面図であり、図３は１メモリセルグループ
を示す等価回路図であり、図４は複数のメモリセルグル
ープを配列したメモリセルアレイ図である。

【００４７】図１を参照して、この発明に係るＥＥＰＲ
ＯＭは、Ｐ型シリコン基板２０上に形成された第１のソ
ース・ドレイン拡散層４１と、第１のソース・ドレイン
拡散層４１に対向してＰ型シリコン基板２０の上に形成
された第２のソース・ドレイン拡散層４２と、第１のソ
ース・ドレイン拡散層４１に隣接して、第１ゲート酸化
シリコン膜１７ａとフローティングゲート１４ａ、層間
酸化シリコン膜１５ａおよびコントロールゲート７ａよ
りなる第１のメモリトランジスタ４３と、第２のソース
・ドレイン拡散層４２に隣接し、第１ゲート酸化シリコ
ン膜１７ｂと、フローティングゲート１４ｂ、層間酸化
シリコン膜１５ｂおよびコントロールゲート７ｂよりな
る第２のメモリトランジスタ４４と、Ｐ型シリコン基板
２０の主表面上でかつ第１のメモリトランジスタ４３と
第２のメモリトランジスタ４４との間に挾れまた領域に
形成された選択ゲート４とを含む。第１のソース・ドレ
イン拡散層４１の上には電極を取出すための第１のソー
ス・ドレインコンタクト４５が設けられ、第２のソース
・ドレイン拡散層４２の上には電極を取出すための第２
のソース・ドレインコンタクト４６が設けられている。
選択トランジスタ３の選択ゲート電極４と第１のメモリ
トランジスタ４３と第２のメモリトランジスタ４４のそ
れぞれのコントロールゲート７ａ，７ｂおよびフローテ
ィングゲート１４ａ，１４ｂの間の絶縁を図るために第
２の層間絶縁膜４７が設けられている。

【００４８】図１および図４を参照して、第１のメモリ
トランジスタ４３と第２のメモリトランジスタ４４、第
１のソース・ドレイン拡散層４１、第２のソース・ドレ
イン拡散層４２および第１のメモリトランジスタ４３と
第２のメモリトランジスタ４４に挟まれた選択トランジ
スタ３により１組のメモリセルグループ４０が形成され
ている。第１のソース・ドレインコンタクト４５から引
出された電位および第２のソース・ドレインコンタクト
４６から引出された電位を周辺回路に伝えるため、それ
ぞれ第１のビット線４８と第２のビット線４９が設けら
れている。

【００４９】この発明において選択トランジスタ３は第
１のメモリトランジスタ４３と第２のメモリトランジス
タ４４の間に配置され、選択ゲート酸化シリコン膜１３
の下に形成される選択トランジスタ３が形成するチャネ
ルによって、第１のメモリトランジスタ４３と第２のメ
モリトランジスタ４４を接続する。選択トランジスタ３
の選択ゲート電極４の両端は第２の層間絶縁膜４７を挟
んで第１のメモリトランジスタ４３および第２のメモリ
トランジスタ４４のコントロールゲート７ａ，７ｂ上に
延在している。第１のメモリトランジスタ４３および第
２のメモリトランジスタ４４の第１ゲート酸化シリコン
膜１７ａ，１７ｂは１００オングストローム程度に薄く
形成される。第１のメモリトランジスタ４３と第２のメ
モリトランジスタ４４のそれぞれのフローティングゲー
ト１４ａ，１４ｂは、第１ゲート酸化シリコン膜１７
ａ，１７ｂを挟んで各々第１のソース・ドレイン拡散層
４１および第２のソース・ドレイン拡散層４２の上に
０．１〜０．２ミクロン程度重なっている。第１のメモ
リトランジスタ４３と第２のメモリトランジスタ４４の
それぞれは、第１ゲート酸化シリコン膜１７ａ，１７ｂ
を介してフローティングゲート１４ａ，１４ｂと第１の
ソース・ドレイン拡散層４１および第２のソース・ドレ
イン拡散層４２の間の重なり部分でトンネル領域８ａ，
８ｂを形成する。

【００５０】次に図１を参照してこの発明に係るＥＥＰ
ＲＯＭの動作について説明する。データの消去は、第１
のメモリトランジスタ４３について、第１のメモリトラ
ンジスタ４３のコントロールゲート７ａに２０Ｖ程度の
書込み電圧を与える。同時に第１のソース・ドレイン拡
散層４１を接地し、トンネル領域８ａに１３ＭＶ／ｃｍ
程度の高電界を発生される。接地レベルに落とされた第
１のソース・ドレイン拡散層４１からフローティングゲ
ート１４ａにＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（Ｆ−
Ｎ）トンネル電流により電子を注入して第１のメモリト
ランジスタ４３をエンハンスメント状態とする。この場
合、メモリトランジスタ６ａの容量結合比や書込み電圧
を適正化することにより、消去後のメモリトランジスタ
のしきい値（Ｖｔｈ）を２〜３Ｖ程度にする。第２のメ
モリトランジスタ４４についても第２のソース・ドレイ
ン拡散層４２を第１のソース・ドレイン拡散層４１の代
わりに用いて同様に消去を行なう。

【００５１】データの書込みは、第１のメモリトランジ
スタ４３についてコントロールゲート７ａを接地し、第
１のソース・ドレイン拡散層４１に２０Ｖ程度の消去電
圧を与える。フローティングゲート１４ａから第１のソ
ース・ドレイン拡散層４１に電子を引抜く。メモリトラ
ンジスタ４３のフローティングゲート１４ａから電子を
引抜くことにより、メモリトランジスタ４３のしきい値
を−３Ｖ以下にし、デプレッション状態にする。第２の
メモリトランジスタ４４についても第２のソース・ドレ
イン拡散層４２を第１のソース・ドレイン拡散層４１の
代わりに用いて同様に書込みを行なう。

【００５２】またデータの読出しは、第１のメモリトラ
ンジスタ４３と第２のメモリトランジスタ４４、第１の
ソース・ドレイン拡散層４１、第２のソース・ドレイン
拡散層４２および第１のメモリトランジスタ４３と第２
のメモリトランジスタ４４に挟まれた選択トランジスタ
３により構成される一組のメモリセルグループ４０全体
で行なう。すなわち、第１のメモリトランジスタ４３の
状態を読出すときには、選択トランジスタ３の選択ゲー
ト電極４に選択トランジスタ３のしきい値（０．５Ｖ程
度）より高い５Ｖ程度の電位を与え、選択トランジスタ
３のチャネルをオンさせる。また選択された第１のメモ
リトランジスタ４３と同じメモリセルグループにある選
択されていない第２のメモリトランジスタ４４に対して
第２のメモリトランジスタ４４のコントロールゲート７
ｂに第２のメモリトランジスタ４４の消去時のしきい値
より高い５Ｖ程度のゲート電圧を与える。その結果、第
２のメモリトランジスタ４４のフローティングゲート１
４ｂの電子蓄積状態にかかわりなく第２のメモリトラン
ジスタ４４のチャネルがオンされる。選択された第１の
メモリトランジスタ４３のコントロールゲート７ａは接
地する。第１のメモリトランジスタ４３のコントロール
ゲート７を接地することにより、第１のメモリトランジ
スタ４３が消去状態にあるとき、すなわちエンハンスメ
ント状態にあるときは、第１のメモリトランジスタ４３
のチャネルはオンしない。また第１のメモリトランジス
タ４３が書込み状態にあるときは、コントロールゲート
７ａが接地されていても第１のメモリトランジスタ４３
のチャネルはデプレッション状態にあるため、第１のメ
モリトランジスタ４３のチャネルはオンする。この状態
で第１のビット線４３から第１のソース・ドレインコン
タクト４５を介して第１のソース・ドレイン拡散層４１
に１Ｖ程度の電位を与え、第２のビット線４９から第２
のソース・ドレインコンタクト４６を介して第１のソー
ス・ドレインコンタクト４６を介して第２のソース・ド
レイン拡散層４２に接地電位を与える。第１のビット線
４８から第２のビット線４９に電流が流れるか流れない
かにより、第１のメモリトランジスタ４３の状態を判断
することができる。すなわち、第１のビット線４８から
第２のビット線４９に電流が流れるときは、第１のメモ
リトランジスタ４３がデプレッション状態にあり、電流
が流れないときはエンハンスメント状態にあることが判
断できる。

【００５３】表２にこの発明に係るＥＥＰＲＯＭにおけ
る各動作時の各要素に印加される電圧を示す。

【００５４】

【表２】

【００５５】以上は一組のメモリセルグループ４０の動
作について述べたものであるが、本セルの動作では選択
されたメモリセルグループ４０と非選択のメモリセルグ
ループ４０の間での動作の干渉対策が必要である。すな
わち、選択メモリセルグループ４０を消去または書込み
する場合に非選択メモリセルグループ４０において誤書
込みや誤消去が発生することを防ぐための処置がメモリ
セルグループ４０を複数並べたメモリセルアレイで必要
となる。図４にこのようなメモリセルアレイの平面図を
示し、図５にメモリセルアレイの回路図を示す。図５で
点線で囲まれた領域が１組のメモリセルグループ４０に
対応する。各メモリトランジスタＭ１１１，Ｍ１１２…
はビット線Ｂ１，Ｂ２…とコントロールゲート線Ｃ１
１，Ｃ１２…に接続されており、各選択トランジスタＳ
Ｔ１１，ＳＴ１２…はワード線Ｗ１，Ｗ２…に接続され
ている。

【００５６】次に図５〜図８を参照してメモリセルアレ
イにおける動作について説明する。消去時は一般的に情
報の基本単位である１バイト＝８ビットを一括して消去
する。コントロールゲート線Ｃ１２を共有する選択され
たメモリトランジスタ列Ｍ１２１，Ｍ１２２，Ｍ１２
３，Ｍ１２４，Ｍ１２５を他の非選択のメモリとトラン
ジスタと干渉しないように消去動作させるため、選択さ
れたコントロールゲート線Ｃ１２のみに２０Ｖ程度の高
電圧「Ｈ」をかける。丸印で示したＭ１２３のみを消去
したい場合には、他の条件は同様にしてビットラインＢ
２を接地電位ＶＬにし、他のビット線Ｂ１，Ｂ３，Ｂ４
に７Ｖ程度の中間電位「Ｍ」を与えることにより選択消
去が可能になる。コントロールゲート線Ｃ１２を共有す
る選択されたメモリトランジスタ列Ｍ１２１〜Ｍ１２５
を消去する場合の各ビット線Ｂ１〜Ｂ５，コントロール
ゲート線Ｃ１１〜Ｃ２２およびワード線Ｗ１，Ｗ２の電
位の状態を図６に示す。

【００５７】書込みは選択されたビットＭ１２３のみで
選択的に行なう。ビット線Ｂ２のみに２０Ｖ程度の高電
圧「Ｈ」を与え、他のビット線は接地電位「Ｌ」にす
る。また書込みを行なうメモリトランジスタ１２３のコ
ントロールゲート７を含むコントロールゲート線Ｃ１２
のみを接地電位「Ｌ」とし、他のコントロールゲート線
すべてを７Ｖ程度の中間電位「Ｍ」とする。選択ゲート
となるワード線Ｗ１，Ｗ２は接地電位「Ｌ」とする。

【００５８】この状態の各ビット線Ｂ１〜Ｂ５，コント
ロールゲート線Ｃ１１〜Ｃ２２およびワード線Ｗ１，Ｗ
２の各電位を図７に示す。

【００５９】次に読出しについて説明する。読出しは選
択されるメモリセルグループ４０の中の非選択メモリト
ランジスタのコントロールゲート７を含むコントロール
ゲート線Ｃ１１に５Ｖを与えることによって行なう。選
択されたメモリセルグループ４０の選択ゲート電極４を
含むワードラインＷ１の５Ｖを電位を与え、選択された
メモリトランジスタＭ１２３のコントロールゲート７を
含むコントロールゲート線Ｃ１２を接地電位「Ｌ」にす
る。選択されたメモリトランジスタＭ１２３に隣接する
ソース・ドレイン拡散層につながるビット線Ｂ２には、
１Ｖの読出し電位を与える。選択されたメモリセルグル
ープ中の非選択のメモリトランジスタに隣接するソース
・ドレイン核酸総につながるビット線Ｂ３には接地電位
「Ｌ」を与える。他の非選択のビット線Ｂ１，Ｂ３，Ｂ
４はフローティング状態にし、電流経路を形成しない。
また、非選択のワードラインＷ２，非選択のコントロー
ルゲート線Ｃ１２，Ｃ２２には、接地電位「Ｌ」を与え
る。このとき、選択されたメモリトランジスタＭ１２３
が消去状態にあれば、ビット線Ｂ２からビット線Ｂ３に
は電流が流れないが、書込み状態にあれば、ビット線Ｂ
２からビット線Ｂ３に電流が流れる。この読出し電流は
周辺回路のセンスアンプで“０”，“１”の情報として
判断される。このようにして読出し制御が行なわれる。
この場合のビット線Ｂ１〜Ｂ５，コントロールゲート線
Ｃ１１〜Ｃ２２およびワード線Ｗ１，Ｗ２の各電位を図
８に示す。

【００６０】次にこの発明に係るＥＥＰＲＯＭの製造方
法について説明する。図９および図１０はこの発明に係
るＥＥＰＲＯＭの製造方法をステップごとに示す図であ
る。

【００６１】まず図９（Ａ）を参照してＰ型シリコン基
板２０の上に絶縁膜１６が形成され、絶縁膜１６の上に
ポリシリコン層７０が形成され、ポリシリコン層７０の
上に層間酸化シリコン膜１５が形成され、層間酸化シリ
コン膜１５の上にポリシリコン層７１が形成される。ポ
リシリコン層７１の上の所定の部分にレジスト７２ａ，
７２ｂが形成される。

【００６２】次に（Ｂ）を参照して、エッチングが行な
われ、第１のメモリトランジスタ４３と第２のメモリト
ランジスタ４４とが形成される。

【００６３】レジスト７２ａ，７２ｂが除去され、全体
を酸化することにより、第１のメモリトランジスタ４
３，第２のメモリトランジスタ４４およびＰ型シリコン
基板２０の主表面上を覆って酸化膜７３を形成する。酸
化膜７３の上にポリシリコン層７４を堆積し、ポリシリ
コン層７４の所定の部分にレジスト７５を図９（Ｃ）に
示すように塗布する。

【００６４】図９（Ｃ）に示す状態でエッチングを行な
うことにより、図１０（Ａ）に示すような選択ゲートト
ランジスタ３のゲートとなる選択ゲート４を形成する。
同時にＰ型シリコン基板２０の第１および第２のメモリ
トランジスタ４３，４４の形成されない部分に第１およ
び第２のソース・ドレイン拡散層となるｎ型不純物層を
たとえばイオン注入によって形成する。

【００６５】レジスト７５を除去し、第１および第２の
ソース・ドレイン拡散層４１，４２の上に形成された絶
縁膜をたとえばエッチングによりコンタクトホールを形
成する。そのコントロールホールを介して第１および第
２のソース・ドレインコントロール４５，４６を形成す
る。次に第１および第２のメモリトランジスタ４３，４
４および選択ゲート４を覆って層間絶縁膜７６を形成す
る。その結果図１０（Ｂ）に示すようなＥＥＰＲＯＭが
形成される。

【００６６】（２） 第２実施例 図１１はこの発明に係るＥＥＰＲＯＭの第２の実施例を
示す断面図である。第２の実施例は第１の実施例と基本
的な形状は同じであるので、以下第１の実施例と異なる
部分についてのみ説明する。

【００６７】図１１を参照して、第２の実施例に係るＥ
ＥＰＲＯＭにおいては、それぞれのコントロールゲート
７ａ，７ｂの上にさらにコントロールゲート７ａ，７ｂ
と自己整合的に形成された上部層間絶縁膜１００ａ，１
００ｂが設けられている。上部層間絶縁膜１００ａ，１
００ｂの厚さはコントロールゲート７ａ，７ｂの厚さに
等しいかまたはそれより厚い。図５〜図８に示したメモ
リセルの動作中にメモリトランジスタ４３と４４のコン
トロールゲート７ａおよび７ｂと選択トランジスタ３の
選択ゲート４の間に１０Ｖ程度の電界が発生する。この
電界は厚い絶縁膜１００ａおよび１００ｂにより電界強
度が緩和され、絶縁破壊などによる劣化、誤動作が防止
される。

【００６８】以上のように第２の実施例に係るＥＥＰＲ
ＯＭにおいては、１対のメモリトランジスタと選択トラ
ンジスタの間の絶縁膜を厚く形成したので、１対のメモ
リトランジスタと選択トランジスタの間の絶縁性が向上
し、電力消費が少なく、高集積化が可能で信頼性の高い
ＥＥＰＲＯＭが提供できる。

【００６９】（３） 第３実施例 図１２はこの発明の第３の実施例に係るＥＥＰＲＯＭを
示す断面図である。図１２を参照して、第３の実施例に
おいてはＥＥＰＲＯＭの選択トランジスタ３の選択ゲー
ト電極４と第１のメモリトランジスタ４３と第２のメモ
リトランジスタ４４のそれぞれのフローティングゲート
１４ａ，１４ｂとコントロールゲート７ａ，７ｂの間の
絶縁を図るためにメモリトランジスタ側壁絶縁膜１０１
ａ，１０１ｂが設けられている。

【００７０】第３の実施例においては、メモリトランジ
スタのコントロールゲートおよびフローティングゲート
と選択トランジスタの選択ゲートの間に生じる１０Ｖ程
度の電界はメモリトランジスタ側壁絶縁膜により電界強
度が緩和され、絶縁破壊などによる劣化、誤動作が防止
される。

【００７１】（４） 第４実施例 図１３はこの発明の第４実施例に係るＥＥＰＲＯＭを示
す断面図である。図１３を参照してこの発明の第４の実
施例においては、選択トランジスタ３の選択ゲート電極
４はそれぞれのメモリトランジスタ４３，４４を覆って
第１のソース・ドレイン拡散層４１および第２のソース
・ドレイン拡散層４２の上まで延在している。

【００７２】選択ゲート電極４は選択ゲート酸化膜１３
に製造上のダメージを与えないようにするために、一般
に２０ｎｍ以上の厚みが必要となる。しかしながら、選
択ゲート電極４はメモリトランジスタ４３，４４のコン
トロールゲート７ａ，７ｂ上に延在しており、２０ｎｍ
以上の厚みがあるとメモリセルの段差が大きくなり、ソ
ース・ドレインコンタクトや金属配線層の加工が困難に
なるなどの問題が生じ得る。この実施例においては、選
択ゲート電極４を１０ｎｍ程度に薄くし、製造上のダメ
ージが選択ゲート酸化膜１３に及ばないように選択ゲー
ト電極４上に選択ゲート電極上部酸化膜１０３と選択ゲ
ート電極上部窒化膜１０４とが設けられている。

【００７３】以上のように第４実施例に係るＥＥＰＲＯ
Ｍによれば、選択トランジスタのゲート電極上に酸化膜
と窒化膜を設けたので、選択ゲート電極４を薄くでき、
段差の低い、加工性の良いメモリセルが得られ、高集積
化が可能で信頼性の高いＥＥＰＲＯＭが提供できる。

【００７４】（５） 第５実施例 図１４はこの発明の第５実施例に係るＥＥＰＲＯＭの断
面図である。図１４を参照して、この発明の第５実施例
に係るＥＥＰＲＯＭにおいては、選択ゲート電極４はメ
モリトランジスタ４３、４４のコントロールゲート７
ａ、７ｂを完全に覆い、第１ソース・ドレイン拡散層４
１、第２ソース・ドレイン拡散層４２上まで延在してい
る。

【００７５】メモリトランジスタ４３にはフローティン
グゲート１４ａと第１のソース・ドレイン拡散層４１と
の間にトンネル領域８ａが、またメモリトランジスタ４
４にはフローティングゲート１４ｂと第２のソース・ド
レイン拡散層４２の間にトンネル領域８ｂが形成され
る。トンネル領域８ａ、８ｂはメモリトランジスタ４
３、４４を形成した後の熱処理によって特性が変化し易
いが、選択ゲート電極４を第１のソース・ドレイン拡散
層４１と第２ソース・ドレイン拡散層４２まで延在させ
ることによりその特性変化を抑えることが可能になる。

【００７６】以上のように第５実施例に係るＥＥＰＲＯ
Ｍによれば、選択トランジスタのゲート電極がメモリト
ランジスタのソース・ドレイン拡散層まで延在するた
め、トンネル領域の特性変化を抑えることができ、安定
した特性を持ち、高集積化が可能で信頼性の高いＥＥＰ
ＲＯＭが提供できる。

【００７７】（６） 第６実施例 図１５はこの発明の第６実施例に係るＥＥＰＲＯＭの断
面図である。図１５を参照して、この発明の第６実施例
に係るＥＥＰＲＯＭにおいては、選択トランジスタ３は
選択ゲート酸化膜１３と選択ゲート電極４および第１の
接続拡散層１０５ａと第２の接続拡散層１０５ｂよりな
る。第６実施例においては、選択ゲート電極４をフロー
ティングゲート１４ａ、１４ｂの上に延在させることな
くメモリトランジスタ４３と４４の間に、第１の接続拡
散層１０５ａと第２の接続拡散層１０５ｂを含む選択ト
ランジスタ３を完全に挟み込んだことにより、メモリセ
ルの低段差化が可能になる。

【００７８】以上のように第６実施例に係るＥＥＰＲＯ
Ｍにおいては、選択トランジスタを完全に２つのメモリ
トランジスタの間に挟み込むことにより、メモリセルの
低段差化が可能になったため、段差の低い加工性のよい
メモリセルが得られ、電力消費が少なく、高集積化が可
能で信頼性の高ＥＥＰＲＯＭが提供できる。

【００７９】（７） 第７実施例 図１６はこの発明の第７実施例に係るＥＥＰＲＯＭの断
面図である。図１６を参照して、この発明の第７実施例
に係るＥＥＰＲＯＭにおいては、隣接する１組のメモリ
トランジスタ４３および４４の間のシリコン基板２０を
コントロールゲート７ａ，７ｂに対して自己整合的にエ
ッチングして掘り込む。シリコン基板２０の掘り込んだ
領域を選択トランジスタのチャネルとするようにシリコ
ン基板２０の掘り込んだ領域のシリコン基板２０表面に
選択ゲート酸化膜１３を形成し、さらに選択ゲート電極
４を形成する。選択トランジスタ３のチャネルのゲート
長は隣接するメモリトランジスタ４３と４４の間の距離
に加えてシリコン基板２０の掘り込んだ高さの２倍分が
加えられるため、ショートチャネル効果が及びにくい選
択トランジスタ３が得られる。

【００８０】以上のように第７実施例に係るＥＥＰＲＯ
Ｍにおいては、隣接するメモリトランジスタの間の基板
を掘り込んだ領域に選択トランジスタのチャネル領域を
形成し、メモリセルサイズを大きくせずに選択トランジ
スタのゲート長さを長くできるため、電力消費が少ない
ＥＥＰＲＯＭが提供できる。

【００８１】（８） 第８実施例 図１７はこの発明の第７実施例に係るＥＥＰＲＯＭの断
面図である。図１７を参照して、第７実施例に係るＥＥ
ＰＲＯＭにおいては、選択トランジスタ３の選択ゲート
電極４の厚みを隣接するメモリトランジスタ４３，４４
の間隔の１／２以上の厚みとしている。これにより選択
ゲート電極４の窪みが完全に埋め込まれる。選択ゲート
の窪みをなくすことにより、窪みに発生する層間絶縁用
の堆積膜の隙間（「す」と呼ばれる）を防ぐことができ
る。

【００８２】その結果、第８実施例に係るＥＥＰＲＯＭ
においては、窪みに起因する堆積膜の隙間による信頼性
の劣化を防ぐことができるＥＥＰＲＯＭが提供できる。

【００８３】（９） 第９実施例 図１８はこの発明の第８実施例に係るＥＥＰＲＯＭの断
面図である。図１８を参照して、本実施例においては、
選択ゲート電極４は第１および第２のメモリトランジス
タ４３，４４の間のみに設けられる。選択ゲート電極４
は、多結晶シリコン膜をメモリトランジスタの高さより
厚く形成した後に、エッチバックすることにより、選択
ゲート電極４をコントロールゲート７ａ，７ｂ上に延在
しないメモリトランジスタに対して自己整合的な配置に
している。

【００８４】以上のように第９実施例に係るＥＥＰＲＯ
Ｍにおいては、選択トランジスタのゲート電極はメモリ
トランジスタ上に延在せず、メモリトランジスタに対し
て自己整合的に配置されるため、メモリセルの段差を大
きくすることなく微細化できる。その結果、高集積化が
可能で信頼性の高いＥＥＰＲＯＭが提供できる。

【００８５】なお、第２実施例−第９実施例の動作は基
本的に第１の実施例と同じであるので、その説明は省略
する。

【００８６】

【発明の効果】以上のようにこの発明によれば、１対の
メモリトランジスタが１つの選択トランジスタを共有し
ているため、フラッシュ型のＥＥＰＲＯＭの大きさでか
つ電力消費の少ない高集積化が可能なＥＥＰＲＯＭが提
供できる。

【図面の簡単な説明】

【図１】この発明に係るＥＥＰＲＯＭの断面図である。

【図２】この発明に係るＥＥＰＲＯＭの１メモリセルグ
ループを示す平面図である。

【図３】１メモリセルグループの回路図である。

【図４】複数のメモリセルグループからなるメモリセル
アレイを示す平面図である。

【図５】メモリセルアレイの回路図である。

【図６】消去時の各線の電位を示す図である。

【図７】書込み時の各線の電位を示す図である。

【図８】読出し時の各線の電位を示す図である。

【図９】この発明に係るＥＥＰＲＯＭの製造方法を示す
図である。

【図１０】この発明に係るＥＥＰＲＯＭの製造方法を示
す図である。

【図１１】この発明の第２実施例に係るＥＥＰＲＯＭの
断面図である。

【図１２】この発明の第３実施例に係るＥＥＰＲＯＭの
断面図である。

【図１３】この発明の第４実施例に係るＥＥＰＲＯＭの
断面図である。

【図１４】この発明の第５実施例に係るＥＥＰＲＯＭの
断面図である。

【図１５】この発明の第６実施例に係るＥＥＰＲＯＭの
断面図である。

【図１６】この発明の第７実施例に係るＥＥＰＲＯＭの
断面図である。

【図１７】この発明の第８実施例に係るＥＥＰＲＯＭの
断面図である。

【図１８】この発明の第９実施例に係るＥＥＰＲＯＭの
断面図である。

【図１９】従来のＥＥＰＲＯＭを示すブロック図であ
る。

【図２０】メモリアレイおよびＹゲートを示す回路図で
ある。

【図２１】従来のＥＥＰＲＯＭの平面図および断面図で
ある。

【図２２】図１３に示したＥＥＰＲＯＭの等化回路図で
ある。

【図２３】従来のＥＥＰＲＯＭの製造方法を示す図であ
る。

【図２４】従来のＥＥＰＲＯＭで構成されたメモリセル
アレイの回路図である。

【図２５】従来のフラッシュ型ＥＥＰＲＯＭを示す図で
ある。

【符号の説明】

１ ドレイン領域 ２ ソース領域 ３ 選択トランジスタ ４ 選択ゲート ５ 接続用不純物拡散層 ６ メモリトランジスタ ７ コントロールゲート ８ トンネル領域 ９ トンネル不純物拡散層 ４３ 第１のメモリトランジスタ ４４ 第２のメモリトランジスタ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に間隔を隔てて形成された、
   それぞれがフローティングゲートおよびコントロールゲ
   ートを含む１対のメモリトランジスタと、 前記主表面上でかつ前記間隔の間に形成された前記メモ
   リトランジスタを選択するための選択トランジスタとを
   含む、不揮発性半導体装置。
2. 【請求項２】 前記選択トランジスタはゲート電極を含
   み、前記選択トランジスタのゲート電極の一部は、前記
   １対のメモリトランジスタの上に絶縁膜を挟んで延在す
   る、請求項１の不揮発性半導体装置。
3. 【請求項３】 前記コントロールゲートはそれぞれ所定
   の第１の厚さを有し、前記絶縁膜は前記第１の厚さより
   厚い第２の厚さを有する、請求項２に記載の不揮発性半
   導体装置。
4. 【請求項４】 前記絶縁膜は窒化シリコン膜を含む、請
   求項２に記載の不揮発性半導体装置。
5. 【請求項５】 前記１対のメモリトランジスタの前記選
   択トランジスタの設けられた側に前記コントロールゲー
   トから前記半導体基板の主表面迄設けられ、前記コント
   ロールゲートから前記半導体基板の主表面に向かって厚
   さが厚くなる側壁絶縁膜をさらに含む、請求項２に記載
   の不揮発性半導体装置。
6. 【請求項６】 前記ゲート電極の厚さが１０ｎｍ以下で
   ある、請求項２に記載の不揮発性半導体装置。
7. 【請求項７】 前記ゲート電極の一部はさらに、前記１
   対のメモリトランジスタの前記選択トランジスタの形成
   されない側まで延在する、請求項２に記載の不揮発性半
   導体装置。
8. 【請求項８】 前記選択トランジスタは前記主表面上で
   かつ前記間隔の間に形成された１対の不純物拡散領域
   と、前記不純物拡散領域の間であって前記主表面上に絶
   縁膜を挟んで設けられたゲート電極とを含む、請求項１
   に記載の不揮発性半導体装置。
9. 【請求項９】 前記主表面上でかつ前記間隔の間には凹
   部が設けられ、前記選択トランジスタはゲート電極を含
   み、前記ゲート電極は前記凹部に沿って設けられる、請
   求項１に記載の不揮発性半導体装置。
10. 【請求項１０】 前記間隔は第１の寸法を有し、前記選
    択トランジスタはゲート電極を含み、前記ゲート電極の
    厚さは前記第１の寸法の半分以上の第２の寸法を有す
    る、請求項１に記載の不揮発性半導体装置。
11. 【請求項１１】 前記選択トランジスタはゲート電極を
    含み、前記ゲート電極は前記間隔の間にのみ形成され
    る、請求項１に記載の不揮発性半導体装置。 【課題を解決するための手段】