JPH02189927A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02189927A JPH02189927A JP1009032A JP903289A JPH02189927A JP H02189927 A JPH02189927 A JP H02189927A JP 1009032 A JP1009032 A JP 1009032A JP 903289 A JP903289 A JP 903289A JP H02189927 A JPH02189927 A JP H02189927A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、一般に半導体装置に関し、特に、高耐圧ト
ランジスタ構造を有する半導体装置に関する。
ランジスタ構造を有する半導体装置に関する。
［従来の技術］
第４Ａ図ないし第４Ｄ図は、従来の高耐圧トランジスタ
構造を有する半導体装置の製造工程を示す断面構造図で
ある。
構造を有する半導体装置の製造工程を示す断面構造図で
ある。
従来の製造工程では、まず、第４Ａ図に示すように、高
比抵抗のｐ型シリコン基板１を準備し、この基板１にア
ンチモンを拡散することによりｎ型の埋込拡散層２を形
成する。
比抵抗のｐ型シリコン基板１を準備し、この基板１にア
ンチモンを拡散することによりｎ型の埋込拡散層２を形
成する。
次に、第４Ｂ図に示すように、シリコン基板１全面にリ
ンをドープして、ｎ型の半導体層３をエピタキシャル成
長させる。それに加えて、素子間分離のために、ボロン
を拡散することによって半導体層３の表面からｐ型層に
まで達する深い分離拡散領域４１．４２を形成する。
ンをドープして、ｎ型の半導体層３をエピタキシャル成
長させる。それに加えて、素子間分離のために、ボロン
を拡散することによって半導体層３の表面からｐ型層に
まで達する深い分離拡散領域４１．４２を形成する。
さらに、第４Ｃ図に示すように、ボロン拡散によって接
合型ｎｐｎ ）ランジスタのｐ型ベース領域５１とゲー
ト領域５２とを形成し、リンの拡散によりエミッタ領域
６１とコレクタコンタクト領域６２とを形成する。
合型ｎｐｎ ）ランジスタのｐ型ベース領域５１とゲー
ト領域５２とを形成し、リンの拡散によりエミッタ領域
６１とコレクタコンタクト領域６２とを形成する。
最後に、第４Ｄ図に示すように、酸化膜９８に電極取出
用の穴を形成し、アルミニウムを使用して配線７１ない
し７４を設ける。
用の穴を形成し、アルミニウムを使用して配線７１ない
し７４を設ける。
第４Ｄ図に示す半導体装置では、コレクタＣに高電圧が
印加されるにつれて、コレクタ・ベース接合、分離・エ
ピタキシャル層接合、シリコン基板・エピタキシャル接
合、およびゲート・エピタキシャル層接合のそれぞれに
おいて空乏領域が成長し始める。しかし、ベース・コレ
クタ接合の空乏領域８３における電界がシリコンの臨界
電界に達して、このｎｐｎ）ランジスタで降伏が起こる
前に、ゲートおよびシリコン基板１の各々から空乏領域
８４．８２が互いに接触、すなわち、ピンチオフするよ
うエピタキシャル層の厚みと濃度が設計されている。
印加されるにつれて、コレクタ・ベース接合、分離・エ
ピタキシャル層接合、シリコン基板・エピタキシャル接
合、およびゲート・エピタキシャル層接合のそれぞれに
おいて空乏領域が成長し始める。しかし、ベース・コレ
クタ接合の空乏領域８３における電界がシリコンの臨界
電界に達して、このｎｐｎ）ランジスタで降伏が起こる
前に、ゲートおよびシリコン基板１の各々から空乏領域
８４．８２が互いに接触、すなわち、ピンチオフするよ
うエピタキシャル層の厚みと濃度が設計されている。
このため、コレクタ・ベース空乏領域８３における電界
はピンチオフ時の値に保たれ、これ以降に印加される電
圧はゲート、シリコン基板１、および分離領域からの空
乏領域８４．８２により保持されることになる。その結
果、ｎｐｎ）ランジスタの耐圧に関係なく、素子全体と
してのコレクタＣ・エミッタＥ間耐圧は、ゲート・エピ
タキシャル層接合、シリコン基板・エピタキシャル層接
合、および分離・エピタキシャル層接合耐圧により決定
される。そして、これらの接合構造にはｎｐｎｌ−ラン
ジスタ構造におけるような高濃度のｎ型埋込層がないた
め、接合耐圧を容易に向上させることができ、高耐圧ト
ランジスタを実現できる。
はピンチオフ時の値に保たれ、これ以降に印加される電
圧はゲート、シリコン基板１、および分離領域からの空
乏領域８４．８２により保持されることになる。その結
果、ｎｐｎ）ランジスタの耐圧に関係なく、素子全体と
してのコレクタＣ・エミッタＥ間耐圧は、ゲート・エピ
タキシャル層接合、シリコン基板・エピタキシャル層接
合、および分離・エピタキシャル層接合耐圧により決定
される。そして、これらの接合構造にはｎｐｎｌ−ラン
ジスタ構造におけるような高濃度のｎ型埋込層がないた
め、接合耐圧を容易に向上させることができ、高耐圧ト
ランジスタを実現できる。
［発明が解決しようとする課題］
第５Ａ図は、第４Ｄ図に示す半導体装置の等価回路図を
示す。第５Ａ図に示すように、第４Ｄ図に示す半導体装
置は、電源電位Ｖｃｃと接地電位との間に直列に接続さ
れた高耐圧ｎチャネル接合型電界効果！・ランジスタＱ
１と低耐圧ｎ ｐ ｎ ｌ・ランジスタＱ２とを含む。
示す。第５Ａ図に示すように、第４Ｄ図に示す半導体装
置は、電源電位Ｖｃｃと接地電位との間に直列に接続さ
れた高耐圧ｎチャネル接合型電界効果！・ランジスタＱ
１と低耐圧ｎ ｐ ｎ ｌ・ランジスタＱ２とを含む。
以下の説明では、トランジスタＱ１のドレイン電流を１
．％ ドレイン電位をＶｃｃとし、トランジスタＱ２
のベース電位をＶＥ ＆ 、コレクタ電位をＶ。［、コ
レクタ電流をＩｃとする。また、トランジスタＱ１のタ
ーンオフ電圧（またはしきい電圧）をｖｔｈとし、トラ
ンジスタＱ２のコレクタ・エミッタ間降伏電圧をＢＶｃ
Ｅ、とする。
．％ ドレイン電位をＶｃｃとし、トランジスタＱ２
のベース電位をＶＥ ＆ 、コレクタ電位をＶ。［、コ
レクタ電流をＩｃとする。また、トランジスタＱ１のタ
ーンオフ電圧（またはしきい電圧）をｖｔｈとし、トラ
ンジスタＱ２のコレクタ・エミッタ間降伏電圧をＢＶｃ
Ｅ、とする。
第５Ｂ図は、Ｖｔｈ＜ＢＶ（Ｅｏの場合における第５Ａ
図に示すトランジスタＱ］およびＱ２の出力特性を示す
特性図である。この特性図では、ベース電位ＶＥＲがパ
ラメータとして示されている。トランジスタＱ１のゲー
ト・ソース間に加わる電圧は、（ＶＥ ａ Ｖｃ Ｅ
）となるが、これはほぼ電位−ＶＣＥとみなすことか
できる。電位■ＣＣが十分に大きく、かつ、トランジス
タＱ１か飽和領域にあるとすると、この図に示すように
トランジスタＱ１のドレイン電流Ｉ、も電位ＶＣＥのみ
の関数で表わすことかできる。一方、トランジスタＱ１
およびＱ２が直列に接続されているので、■Ｄ＝■ｏで
ある。この条件からコレクタ電位Ｖ。Ｅが決定され、そ
の値は、第５Ｂ図中のＯ印ａないしｄにより囲まれた交
点で示すように、電位ＶＥＢの減少に伴って増加する。
図に示すトランジスタＱ］およびＱ２の出力特性を示す
特性図である。この特性図では、ベース電位ＶＥＲがパ
ラメータとして示されている。トランジスタＱ１のゲー
ト・ソース間に加わる電圧は、（ＶＥ ａ Ｖｃ Ｅ
）となるが、これはほぼ電位−ＶＣＥとみなすことか
できる。電位■ＣＣが十分に大きく、かつ、トランジス
タＱ１か飽和領域にあるとすると、この図に示すように
トランジスタＱ１のドレイン電流Ｉ、も電位ＶＣＥのみ
の関数で表わすことかできる。一方、トランジスタＱ１
およびＱ２が直列に接続されているので、■Ｄ＝■ｏで
ある。この条件からコレクタ電位Ｖ。Ｅが決定され、そ
の値は、第５Ｂ図中のＯ印ａないしｄにより囲まれた交
点で示すように、電位ＶＥＢの減少に伴って増加する。
そして、電位Ｖ。Ｅすなわちｎｐｎ トランジスタＱ２
に印加される最大電圧はｖｔｈとなる。電位ＶＥＢが一
定とすると電位ＶＣＥ も一定であり、トランジスタＱ
２に印加される電圧は、電位Ｖｃｃの大きさにかかわら
ず電位ＶＣＨの値に固定される。そして、残された電圧
（Ｖｃ ｃ Ｖｃ Ｅ ）は、すべてｌ・ランジスタ
Ｑ１により保持される。しかし、トランジスタＱ２に印
加される電圧を小さくするために、しきい電圧ｖｔｈの
値を小さくしすぎると、第５Ｃ図に示すようにトランジ
スタＱ２により制御することのできる電流範囲が狭くな
ってしまう（ａ−ｂ）。すなわち、通電能力を考慮する
ならば、電圧ｖｔｈはできるだけ大きいことが望ましい
。
に印加される最大電圧はｖｔｈとなる。電位ＶＥＢが一
定とすると電位ＶＣＥ も一定であり、トランジスタＱ
２に印加される電圧は、電位Ｖｃｃの大きさにかかわら
ず電位ＶＣＨの値に固定される。そして、残された電圧
（Ｖｃ ｃ Ｖｃ Ｅ ）は、すべてｌ・ランジスタ
Ｑ１により保持される。しかし、トランジスタＱ２に印
加される電圧を小さくするために、しきい電圧ｖｔｈの
値を小さくしすぎると、第５Ｃ図に示すようにトランジ
スタＱ２により制御することのできる電流範囲が狭くな
ってしまう（ａ−ｂ）。すなわち、通電能力を考慮する
ならば、電圧ｖｔｈはできるだけ大きいことが望ましい
。
第５Ｄ図は、Ｖｔｈ＞ＢＶｅＥ、の場合における第５Ａ
図に示すトランジスタＱ１およびＱ２の出力特性を示す
特性図である。第５Ｄ図に示す場合も、第５Ｂ図に示す
場合と同様に、電位ＶＥＲの減少に伴って電位ｖｃＥが
増加してい＜ （ａｂ−ｃ−ｄ）が、ココテはＶｔｈ＞
ＢＶｃＥｏであるので、電位ｖＥＢが或る値以下に下が
るとトランジスタＱ２が降伏状態となる（ｄ）。
図に示すトランジスタＱ１およびＱ２の出力特性を示す
特性図である。第５Ｄ図に示す場合も、第５Ｂ図に示す
場合と同様に、電位ＶＥＲの減少に伴って電位ｖｃＥが
増加してい＜ （ａｂ−ｃ−ｄ）が、ココテはＶｔｈ＞
ＢＶｃＥｏであるので、電位ｖＥＢが或る値以下に下が
るとトランジスタＱ２が降伏状態となる（ｄ）。
上記のように、第４Ｄ図に示す構造を有する半導体装置
では、トランジスタＱ１のターンオフ電圧の設定が最も
重要となる。すなわち、ターンオフ電圧ｖｔｈがｎｐｎ
）ランジスタＱ２の降伏電圧ＢＶｃＥｏよりも大きいと
、トランジスタＱ２が降伏してしまい、これに対し、タ
ーンオフ電圧ｖｔｈが小さくなりすぎるとトランジスタ
Ｑ２の電流制御能力が低下することになる。
では、トランジスタＱ１のターンオフ電圧の設定が最も
重要となる。すなわち、ターンオフ電圧ｖｔｈがｎｐｎ
）ランジスタＱ２の降伏電圧ＢＶｃＥｏよりも大きいと
、トランジスタＱ２が降伏してしまい、これに対し、タ
ーンオフ電圧ｖｔｈが小さくなりすぎるとトランジスタ
Ｑ２の電流制御能力が低下することになる。
第４Ｄ図に示す構造では、第５Ａ図に示す等価回路のト
ランジスタＱ１のゲートに相当するのは、ベース拡散に
よって形成されたゲート領域５２とシリコン基板１であ
り、それぞれ、上部ゲートと下部ゲートを構成している
。ゲート領域５２は、ｎｐｎ ）ランジスタのベース領
域と電気的に接続されているので、ベース電極Ｂによっ
て制御されている。一方、下部ゲートに相当するシリコ
ン基板１は、回路の最低電位に設定しなければならない
ので、独立して電位を与えることができない。
ランジスタＱ１のゲートに相当するのは、ベース拡散に
よって形成されたゲート領域５２とシリコン基板１であ
り、それぞれ、上部ゲートと下部ゲートを構成している
。ゲート領域５２は、ｎｐｎ ）ランジスタのベース領
域と電気的に接続されているので、ベース電極Ｂによっ
て制御されている。一方、下部ゲートに相当するシリコ
ン基板１は、回路の最低電位に設定しなければならない
ので、独立して電位を与えることができない。
このためｎｐｎ トランジスタのエミッタ電位が上昇す
ると、ベース電位にかかわらずシリコン基板１側から空
乏領域が延びてきて、接合型電界効果トランジスタのチ
ャネル高さが変調されてしまう。
ると、ベース電位にかかわらずシリコン基板１側から空
乏領域が延びてきて、接合型電界効果トランジスタのチ
ャネル高さが変調されてしまう。
すなわち、第４Ｄ図に示す半導体装置では、電界効果ト
ランジスタのターンオフ電圧ｖｔｈは一定でなく、エミ
ッタ電位によって変動する。具体的には、エミッタ電位
が高くなると、電界効果トランジスタのチャネルが狭く
なるので、トランジスタの電流制御能力が著しく低下す
ることになる。
ランジスタのターンオフ電圧ｖｔｈは一定でなく、エミ
ッタ電位によって変動する。具体的には、エミッタ電位
が高くなると、電界効果トランジスタのチャネルが狭く
なるので、トランジスタの電流制御能力が著しく低下す
ることになる。
したがって、従来の高耐圧トランジスタ構造を有する半
導体装置は、実際にはエミッタ電位が固定されているよ
うな回路にしか使用できないという制限があった。
導体装置は、実際にはエミッタ電位が固定されているよ
うな回路にしか使用できないという制限があった。
この発明は、上記のような課題を解決するためになされ
たもので、高耐圧トランジスタ構造を有する半導体装置
において、その動作特性を安定化させることを目的とす
る。
たもので、高耐圧トランジスタ構造を有する半導体装置
において、その動作特性を安定化させることを目的とす
る。
［課題を解決するための手段］
この発明に係る半導体装置は、基板の主表面上に形成さ
れた絶縁層と、絶縁層を介して基板中に形成された或る
導電型の第１のトランジスタと、絶縁層上に形成された
能動素子層と、能動素子層中に形成された或る導電型の
第２のデプレッション型電界効果トランジスタと、第２
のトランジスタのしきい電圧を第１のトランジスタの一
方電極および他方電極間の降伏電圧よりも小さく設定す
る電圧設定手段とを含む。第１および第２のトランジス
タの各制御電極は一体接続され、各一方電極が一体接続
される。
れた絶縁層と、絶縁層を介して基板中に形成された或る
導電型の第１のトランジスタと、絶縁層上に形成された
能動素子層と、能動素子層中に形成された或る導電型の
第２のデプレッション型電界効果トランジスタと、第２
のトランジスタのしきい電圧を第１のトランジスタの一
方電極および他方電極間の降伏電圧よりも小さく設定す
る電圧設定手段とを含む。第１および第２のトランジス
タの各制御電極は一体接続され、各一方電極が一体接続
される。
［作用］
この発明における半導体装置では、第２のトランジスタ
は、絶縁膜により第１のトランジスタが形成されている
基板から分離された能動素子層中に形成されているので
、第１のトランジスタの空乏領域の拡大が第２のトラン
ジスタのしきい電圧の変化に影響を与えない。
は、絶縁膜により第１のトランジスタが形成されている
基板から分離された能動素子層中に形成されているので
、第１のトランジスタの空乏領域の拡大が第２のトラン
ジスタのしきい電圧の変化に影響を与えない。
［発明の実施例コ
第１図は、この発明の一実施例を示す高耐圧トランジス
タ構造を示す半導体装置の断面構造図である。第２Ａ図
ないし第２Ｃ図は、第１図に示す半導体装置の製造工程
を示す断面構造図である。
タ構造を示す半導体装置の断面構造図である。第２Ａ図
ないし第２Ｃ図は、第１図に示す半導体装置の製造工程
を示す断面構造図である。
以下、これらの図を参照して、第１図に示す半導体装置
の製造工程について説明する。
の製造工程について説明する。
まず、既に説明した第４Ｂ図に示す工程まで製造が進ん
だ基板１を準備する。酸化膜９８上に多結晶シリコン膜
を成長させ、基板１を加熱しながらこの多結晶シリコン
膜にＣＷ−Ａｒレーザを照射することにより、第２Ａ図
に示すように単結晶シリコン膜９を形成する。
だ基板１を準備する。酸化膜９８上に多結晶シリコン膜
を成長させ、基板１を加熱しながらこの多結晶シリコン
膜にＣＷ−Ａｒレーザを照射することにより、第２Ａ図
に示すように単結晶シリコン膜９を形成する。
次に、第２Ｂ図に示すように、ボロンの拡散によってｎ
ｐｎ ）ランジスタＱ２のベース領域５１を形成し、同
時に、単結晶シリコン膜９中にｎチャネル接合型電界効
果トランジスタＱ１のゲート１０ 。
ｐｎ ）ランジスタＱ２のベース領域５１を形成し、同
時に、単結晶シリコン膜９中にｎチャネル接合型電界効
果トランジスタＱ１のゲート１０ 。
領域５３を形成する。
さらに、第２Ｃ図に示すように、リンのエミッタ拡散に
よってｎｐｎ）ランジスタＱ２のエミッタ領域６１とコ
レクタコンタクト領域６２とを形成し、同時に、単結晶
シリコン膜９中にトランジスタＱ１のソース領域６３お
よびドレイン領域６４を形成する。
よってｎｐｎ）ランジスタＱ２のエミッタ領域６１とコ
レクタコンタクト領域６２とを形成し、同時に、単結晶
シリコン膜９中にトランジスタＱ１のソース領域６３お
よびドレイン領域６４を形成する。
最後に、第１図に示すように、酸化膜９８に電極用のコ
ンタクト穴を形成した後、アルミニウムによって配線７
１ないし７６を施す。
ンタクト穴を形成した後、アルミニウムによって配線７
１ないし７６を施す。
第１図に示す構造を有する半導体装置は、第５Ａ図に示
す回路と同じ等価回路で表わすことができるが、第４Ｄ
図に示す構造と比較して、電圧を保持するためのトラン
ジスタＱ１かシリコン基板１中に形成されず、酸化膜９
８上に形成されているところが異なる。これによって、
トランジスタＱ１のチャネル高さがｎｐｎ トランジス
タＱ２のエミッタ電位により変動することがなくなり、
安定した電流制御能力と高い耐圧を得ることができる。
す回路と同じ等価回路で表わすことができるが、第４Ｄ
図に示す構造と比較して、電圧を保持するためのトラン
ジスタＱ１かシリコン基板１中に形成されず、酸化膜９
８上に形成されているところが異なる。これによって、
トランジスタＱ１のチャネル高さがｎｐｎ トランジス
タＱ２のエミッタ電位により変動することがなくなり、
安定した電流制御能力と高い耐圧を得ることができる。
第３Ａ図は、この発明の別の実施例を示す半導体装置の
断面構造図である。第３Ａ図に示す構造は、第１図に示
す構造と比較して、単結晶シリコン膜９の下に酸化膜９
８を介してシリコン基板１中にｎ型層１０か形成されて
いる点が異なる。このｎ型層１０にソース電位を与える
ことにより、単結晶シリコン層９の下面からもＭＯ８効
果によって空乏領域を拡げることができ、トランジスタ
Ｑ］のコンダクタンスを改善している。コンダクタンス
が改善されると、トランジスタＱ］のゲト・ソース短絡
時のドレイン電流■８８．か同じであってもターンオフ
電圧ｖｔｈか小さくなり、ｎｐｎ）ランジスタＱ２に加
わる電圧を小さくすることができる。
断面構造図である。第３Ａ図に示す構造は、第１図に示
す構造と比較して、単結晶シリコン膜９の下に酸化膜９
８を介してシリコン基板１中にｎ型層１０か形成されて
いる点が異なる。このｎ型層１０にソース電位を与える
ことにより、単結晶シリコン層９の下面からもＭＯ８効
果によって空乏領域を拡げることができ、トランジスタ
Ｑ］のコンダクタンスを改善している。コンダクタンス
が改善されると、トランジスタＱ］のゲト・ソース短絡
時のドレイン電流■８８．か同じであってもターンオフ
電圧ｖｔｈか小さくなり、ｎｐｎ）ランジスタＱ２に加
わる電圧を小さくすることができる。
第３Ｂ図は、第３Ａ図に示す構造を有する半導体装置に
おける改善されたコンダクタンスによる効果を説明する
ための特性図である。曲線ａ１ないしｅｌはコンダクタ
ンスか大きい場合を示し、曲線ａ２ないしｅ２はコンダ
クタンスが小さい場合（すなわち改善された場合）を示
す。これとは逆に、ターンオフ電圧ｖｔｈを同じにすれ
ば、コンダクタンスが大きいと電流制御能力を大きくす
ることができる。
おける改善されたコンダクタンスによる効果を説明する
ための特性図である。曲線ａ１ないしｅｌはコンダクタ
ンスか大きい場合を示し、曲線ａ２ないしｅ２はコンダ
クタンスが小さい場合（すなわち改善された場合）を示
す。これとは逆に、ターンオフ電圧ｖｔｈを同じにすれ
ば、コンダクタンスが大きいと電流制御能力を大きくす
ることができる。
なお、上記の実施例では、デプレッション型電界効果ト
ランジスタとして、ｎチャネル接合型電界効果トランジ
スタＱ１を用いて説明したか、ＭＯＳ型を用いても当然
に同様の効果が得られる。
ランジスタとして、ｎチャネル接合型電界効果トランジ
スタＱ１を用いて説明したか、ＭＯＳ型を用いても当然
に同様の効果が得られる。
また、シリコン基板１中に形成されるトランジスタとし
て、バイポーラ型ｎ ｐ ｎ トランジスタを用いて説
明したが、電界効果トランジスタを用いても同様の効果
が得られる。その場合、トランジスタＱ１のターンオフ
電圧ｖｔｈが電界効果トランジスタのドレイン・ソース
間降伏電圧ＢＶ８．よりも小さく設定されることになる
。
て、バイポーラ型ｎ ｐ ｎ トランジスタを用いて説
明したが、電界効果トランジスタを用いても同様の効果
が得られる。その場合、トランジスタＱ１のターンオフ
電圧ｖｔｈが電界効果トランジスタのドレイン・ソース
間降伏電圧ＢＶ８．よりも小さく設定されることになる
。
さらに、ｎｐｎ）ランジスタＱ２の代わりに、ｐｎｐ
トランジスタを用いても全く同じ効果が得られる。
トランジスタを用いても全く同じ効果が得られる。
［発明の効果］
以上のように、この発明によれば、第１のトランジスタ
が形成されている基板から分離された能動素子層中に第
２のトランジスタが形成されているので、第２のトラン
ジスタ動作特性を安定化させることかできる。
が形成されている基板から分離された能動素子層中に第
２のトランジスタが形成されているので、第２のトラン
ジスタ動作特性を安定化させることかできる。
第１図は、この発明の一実施例を示す高耐圧トランジス
タ構造を有する半導体装置の断面構造図である。第２Ａ
図ないし第２Ｃ図は、第１図に示す半導体装置の製造工
程を示す断面構造図である。 第３Ａ図は、この発明の別の実施例を示す半導体装置の
断面構造図である。第３Ｂ図は、第３Ａ図に示す構造を
有する半導体装置における改善されたコンダクタンスに
よる効果を説明するための特性図である。第４Ａ図ない
し第４Ｄ図は、従来の高耐圧トランジスタ構造を有する
半導体装置の製造工程を示す断面構造図である。第５Ａ
図は、第１図および第４Ｄ図に示す半導体装置の等価回
路を示す回路図である。第５Ｂ図は、Ｖｔｈ＜ＢＶ。Ｅ
Ｏの場合の第５Ａ図に示すトランジスタＱ１およびＱ２
の出力特性を示す特性図である。第５Ｃ図は、ｖｔｈが
小さく設定された場合の第５Ａ図に示すトランジスタＱ
１およびＱ２の出力特性を示す特性図である。第５Ｄ図
は、Ｖｔｈ＞ＢＶ。ＥＯの場合の第５Ａ図に示すＱｌお
よびＱ２の出力特性を示す特性図である。 図において、１はｐ型シリコシ基板、２はｎ型埋込拡散
層、９は単結晶シリコン膜、３１．３２はｎ型得層、４
１，４２．４３はｐ型分離領域である。
タ構造を有する半導体装置の断面構造図である。第２Ａ
図ないし第２Ｃ図は、第１図に示す半導体装置の製造工
程を示す断面構造図である。 第３Ａ図は、この発明の別の実施例を示す半導体装置の
断面構造図である。第３Ｂ図は、第３Ａ図に示す構造を
有する半導体装置における改善されたコンダクタンスに
よる効果を説明するための特性図である。第４Ａ図ない
し第４Ｄ図は、従来の高耐圧トランジスタ構造を有する
半導体装置の製造工程を示す断面構造図である。第５Ａ
図は、第１図および第４Ｄ図に示す半導体装置の等価回
路を示す回路図である。第５Ｂ図は、Ｖｔｈ＜ＢＶ。Ｅ
Ｏの場合の第５Ａ図に示すトランジスタＱ１およびＱ２
の出力特性を示す特性図である。第５Ｃ図は、ｖｔｈが
小さく設定された場合の第５Ａ図に示すトランジスタＱ
１およびＱ２の出力特性を示す特性図である。第５Ｄ図
は、Ｖｔｈ＞ＢＶ。ＥＯの場合の第５Ａ図に示すＱｌお
よびＱ２の出力特性を示す特性図である。 図において、１はｐ型シリコシ基板、２はｎ型埋込拡散
層、９は単結晶シリコン膜、３１．３２はｎ型得層、４
１，４２．４３はｐ型分離領域である。
Claims (1)
- 【特許請求の範囲】 主表面を有する或る導電型の半導体基板上に形成された
半導体装置であって、 前記基板の主表面上に形成された絶縁層と、前記絶縁層
を介して前記基板中に形成された一方電極、他方電極、
および制御電極を有する或る導電型の第１のトランジス
タと、 前記絶縁層上に形成された能動素子層と、 前記能動素子層中に形成された一方電極、他方電極、お
よび制御電極を有する或る導電型の第２のトランジスタ
とを含み、 前記第２のトランジスタは、デプレッション型電界効果
トランジスタであり、 前記第１および第２のトランジスタの各制御電極が一体
接続され、 前記第１および第２のトランジスタの各一方電極が一体
接続され、 前記第２のトランジスタのしきい電圧を前記第１のトラ
ンジスタの一方電極および他方電極間の降伏電圧よりも
小さく設定する電圧設定手段とを含む、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009032A JPH02189927A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009032A JPH02189927A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189927A true JPH02189927A (ja) | 1990-07-25 |
Family
ID=11709314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009032A Pending JPH02189927A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189927A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034413A (en) * | 1997-02-27 | 2000-03-07 | Texas Instruments Incorporated | High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity |
| JP2017092474A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ |
-
1989
- 1989-01-18 JP JP1009032A patent/JPH02189927A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034413A (en) * | 1997-02-27 | 2000-03-07 | Texas Instruments Incorporated | High speed biCMOS gate power for power MOSFETs incorporating improved injection immunity |
| JP2017092474A (ja) * | 2015-11-10 | 2017-05-25 | アナログ デバイシス グローバル | Ｆｅｔ−バイポーラトランジスタの組み合わせ |
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