JPH0219040A - 多重化回路 - Google Patents
多重化回路Info
- Publication number
- JPH0219040A JPH0219040A JP16860188A JP16860188A JPH0219040A JP H0219040 A JPH0219040 A JP H0219040A JP 16860188 A JP16860188 A JP 16860188A JP 16860188 A JP16860188 A JP 16860188A JP H0219040 A JPH0219040 A JP H0219040A
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- JP
- Japan
- Prior art keywords
- circuit
- transmission
- information
- multiplexing
- transmission buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１本の伝送路を使って異なる速度で発生す
る種類の異なる情報（例えば画像、文字、音声を表現す
る情報）を固定の長さ単位に分割して多重化することに
より伝送効率を高める通信装置の多重化回路に関するも
のである。
る種類の異なる情報（例えば画像、文字、音声を表現す
る情報）を固定の長さ単位に分割して多重化することに
より伝送効率を高める通信装置の多重化回路に関するも
のである。
第２図は従来のこの種の多重化回路を示すブロック図で
、図において、（１）は送信要求同期化回路（２ａ）〜
（２ｄ）から送出される送信クロック（１１）に同期し
た送信要求信号（１２ａ）〜（１２ｄ）に基づいて予め
設定した優先順位に従って送信許可信号（１３ａ）〜（
１３ｄ）のうち１つだけを有効にする多重化順位判断回
路、（３）は上記送信許可信号に基づいて該送信許可信
号に対応した送信データのみを選択して送信データ信号
（１０）として送出する送信データ選択回路、（４ａ）
〜（４ｄ）は上記送信許可信号に基づいて送信バッファ
回路（５ａ）〜（５ｄ）内に蓄えられている情報を読出
して送信データ（１４ａ）〜（１４ｄｌを送出する送信
データ同期化回路、（５ａ）〜（５ｄ）は異なる速度で
発生する種類の異なる情報を一旦蓄える送信バッファ回
路で、例えば、送信バッファ回路（５ａ）に蓄えられる
情報が画像を表現する情報の場合、画像信号（数１０Ｍ
ｂｐｓの速度な持つ）を数ｌＯにｂｐｓの速度に圧縮す
る図示しない画像信号符号化回路が送信バッファ回路（
５ａ）に画像を表わす情報を格納し、又同様に、送信バ
ッファ回路（５ｂ）に蓄えられる情報が音声を表現する
情報の場合、音声信号（数１０Ｋｂｐｓの速度を持つ）
を１０にｂｐｓ程度に圧縮する図示しない音声信号符号
化回路が送信バッフ１回路（５ｂ）に音声を表わす情報
を格納し、又、同様に送信バッフ１回路（５ｃ）に蓄え
られる情報が文字を表現する情報の場合、文字信号（数
１００ｂｐｓの速度を持つ）を生成する図示しない文字
信号作成回路が送信バッファ回路（５ｃ）に文字を表わ
す情報を格納する。なお、上記送信バッファ回路は上記
のように各符号化回路が情報を書か込み多重化回路が読
み出すことになる。
、図において、（１）は送信要求同期化回路（２ａ）〜
（２ｄ）から送出される送信クロック（１１）に同期し
た送信要求信号（１２ａ）〜（１２ｄ）に基づいて予め
設定した優先順位に従って送信許可信号（１３ａ）〜（
１３ｄ）のうち１つだけを有効にする多重化順位判断回
路、（３）は上記送信許可信号に基づいて該送信許可信
号に対応した送信データのみを選択して送信データ信号
（１０）として送出する送信データ選択回路、（４ａ）
〜（４ｄ）は上記送信許可信号に基づいて送信バッファ
回路（５ａ）〜（５ｄ）内に蓄えられている情報を読出
して送信データ（１４ａ）〜（１４ｄｌを送出する送信
データ同期化回路、（５ａ）〜（５ｄ）は異なる速度で
発生する種類の異なる情報を一旦蓄える送信バッファ回
路で、例えば、送信バッファ回路（５ａ）に蓄えられる
情報が画像を表現する情報の場合、画像信号（数１０Ｍ
ｂｐｓの速度な持つ）を数ｌＯにｂｐｓの速度に圧縮す
る図示しない画像信号符号化回路が送信バッファ回路（
５ａ）に画像を表わす情報を格納し、又同様に、送信バ
ッファ回路（５ｂ）に蓄えられる情報が音声を表現する
情報の場合、音声信号（数１０Ｋｂｐｓの速度を持つ）
を１０にｂｐｓ程度に圧縮する図示しない音声信号符号
化回路が送信バッフ１回路（５ｂ）に音声を表わす情報
を格納し、又、同様に送信バッフ１回路（５ｃ）に蓄え
られる情報が文字を表現する情報の場合、文字信号（数
１００ｂｐｓの速度を持つ）を生成する図示しない文字
信号作成回路が送信バッファ回路（５ｃ）に文字を表わ
す情報を格納する。なお、上記送信バッファ回路は上記
のように各符号化回路が情報を書か込み多重化回路が読
み出すことになる。
そして又、送信バッファ回路はＦＩＦＯ（Ｆｉｒｓｔ
ＩｎＦｊｒｓｔ ０ｕｔ）回路を使用し、書き込み側は
、Ｆｕｌｌ（ＨＦ０回路が一杯の状態）では無いという
条件で書き込み、読み出し側はＥＭＰＴＹ（ＦＩＦＯ回
路が空の状態）では無いという条件で読み出すようにな
される。
ＩｎＦｊｒｓｔ ０ｕｔ）回路を使用し、書き込み側は
、Ｆｕｌｌ（ＨＦ０回路が一杯の状態）では無いという
条件で書き込み、読み出し側はＥＭＰＴＹ（ＦＩＦＯ回
路が空の状態）では無いという条件で読み出すようにな
される。
次に動作につい、で説明する。種類の異なる情報が異な
る速度で各々送信バッファ回路（５ａ）〜（５ｄ）に蓄
えられると、送信バッファに対応した送信要求同期化回
路（４ａ）〜（４ｄ）が動作して送信クロック（１１）
に同期した送信要求信号（１２）を多重化順位判断回路
（１）へ送出する。
る速度で各々送信バッファ回路（５ａ）〜（５ｄ）に蓄
えられると、送信バッファに対応した送信要求同期化回
路（４ａ）〜（４ｄ）が動作して送信クロック（１１）
に同期した送信要求信号（１２）を多重化順位判断回路
（１）へ送出する。
しかして、多重化順位判断回路（１）は、送信要求信号
（１２ａ）〜（１２ｄ） と前もって決めておいた優先
順位（例えば送信要求信号（１２ａ）、（１２ｂ）、（
１２ｃ）、（１２ｄ）の順に優先順位をつける）に従っ
て、送信許可信号（１３ａ）〜（１３ｄ）のうち１つだ
けを有効にする。送信許可信号を受は取った送信バッフ
ァ回路、送信データ同期化回路は送信クロック（１１）
の送信許可信号（１３）と同期して、送信バッファ回路
内に蓄積されている情報を読み出して送信データ信号（
］４）を使って送信データ選択回路（３）へ送出する。
（１２ａ）〜（１２ｄ） と前もって決めておいた優先
順位（例えば送信要求信号（１２ａ）、（１２ｂ）、（
１２ｃ）、（１２ｄ）の順に優先順位をつける）に従っ
て、送信許可信号（１３ａ）〜（１３ｄ）のうち１つだ
けを有効にする。送信許可信号を受は取った送信バッフ
ァ回路、送信データ同期化回路は送信クロック（１１）
の送信許可信号（１３）と同期して、送信バッファ回路
内に蓄積されている情報を読み出して送信データ信号（
］４）を使って送信データ選択回路（３）へ送出する。
送信データ選択回路（３）は、有効になっている送信許
可信号の送信データだけを選択して送信データ信号（１
０）に送出する。以上の動作を、第３図のように、３９
２ｂｉｔ長時間毎に繰り返すことにより、１本の伝送路
を使って異なる速度で発生する種類の異なる情報を多重
化することができる。
可信号の送信データだけを選択して送信データ信号（１
０）に送出する。以上の動作を、第３図のように、３９
２ｂｉｔ長時間毎に繰り返すことにより、１本の伝送路
を使って異なる速度で発生する種類の異なる情報を多重
化することができる。
（発明が解決しようとする課題〕
従来の多重化回路は、以上のように異なる情報を生成す
る部分で伝送路のクロックに同期させるような構成とな
っているので、情報の種類の応じて送信要求同期回路、
送信データ同期化回路が複数必要になり、回路の規模が
大ぎくなるなどの問題点があった。
る部分で伝送路のクロックに同期させるような構成とな
っているので、情報の種類の応じて送信要求同期回路、
送信データ同期化回路が複数必要になり、回路の規模が
大ぎくなるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、多重化する部分で伝送路のクロックに同期さ
せることで回路の規模を小さくできるとともに、優先順
位を容易に変化させることができる多重化回路を得るこ
とを目的とする。
たもので、多重化する部分で伝送路のクロックに同期さ
せることで回路の規模を小さくできるとともに、優先順
位を容易に変化させることができる多重化回路を得るこ
とを目的とする。
（Ｌｉ２題を解決するための手段）
この発明に係る多重化回路は、異なる速度で発生した異
なる種類の情報を格納してなる複数の送信バッファ回路
と、ダイレクトメモリアクセス制御機能を有するマイク
ロプロセッサ回路と、上記ダイレクトメモリアクセス１
ＩＪａｌ１機能により、上記送信バッファ回路から読み
出してきた異なる種類の情報を送信クロックに同期させ
る送信データ同期化回路と、上記各送信バッファ回路の
送信データを送信優先順位に従って多重化を行うための
プログラムを格納したプログラム格納メモリ回路とを備
えたものである。
なる種類の情報を格納してなる複数の送信バッファ回路
と、ダイレクトメモリアクセス制御機能を有するマイク
ロプロセッサ回路と、上記ダイレクトメモリアクセス１
ＩＪａｌ１機能により、上記送信バッファ回路から読み
出してきた異なる種類の情報を送信クロックに同期させ
る送信データ同期化回路と、上記各送信バッファ回路の
送信データを送信優先順位に従って多重化を行うための
プログラムを格納したプログラム格納メモリ回路とを備
えたものである。
（作用〕
コノ発明における多重化回路は、マイクロプロセッサ回
路と、マイクロプロセッサ回路の動作の手順を格納した
メモリ回路と、マイクロプロセッサに付加されているダ
イレクトメモリアクセス制御機能とにより複数の送信バ
ッファの内容を多重化して１本の伝送路に送出する。
路と、マイクロプロセッサ回路の動作の手順を格納した
メモリ回路と、マイクロプロセッサに付加されているダ
イレクトメモリアクセス制御機能とにより複数の送信バ
ッファの内容を多重化して１本の伝送路に送出する。
（実施例）
以下、この発明の一実施例を第２図と同一部分は同一符
号を付して示す第１図について説明する。第１図におい
て、（５ａ）〜（５ｄ）は互いに異なる速度で発生した
種類の異なる情報が格納される送信バッファ回路、（６
）はダイレクトメモリアクセス制御機能を有するマイク
ロプロセッサ回路、（７）はマイクロプロセッサを動作
させる手順、つまり各送信バッファ回路の送信データを
送信優先順位に従って多重化するためのプログラムが格
納されたプログラム格納メモリ回路、（４）は上記ダイ
レクトメモリアクセス制御機能によってシステムパスラ
イン使って送られてくる１バイトのデータを送信クロッ
ク（１１）に同期させる送信データ同期化回路、（８）
はアドレスライン、データライン、制御ラインによフて
構成されるシステムパスラインである。なお、ここで、
上記ダイレクトメモリアクセス制御機能は、マイクロプ
ロセッサがシステムパスラインを使っていない時、例え
ば内部演算中にデータの転送を行なうことができるもの
で、送信バッファ回路及びその番地と送信バイトを指定
するプログラムに基づいてマイクロプロセッサのプログ
ラムとは独立に動作するようになされている。
号を付して示す第１図について説明する。第１図におい
て、（５ａ）〜（５ｄ）は互いに異なる速度で発生した
種類の異なる情報が格納される送信バッファ回路、（６
）はダイレクトメモリアクセス制御機能を有するマイク
ロプロセッサ回路、（７）はマイクロプロセッサを動作
させる手順、つまり各送信バッファ回路の送信データを
送信優先順位に従って多重化するためのプログラムが格
納されたプログラム格納メモリ回路、（４）は上記ダイ
レクトメモリアクセス制御機能によってシステムパスラ
イン使って送られてくる１バイトのデータを送信クロッ
ク（１１）に同期させる送信データ同期化回路、（８）
はアドレスライン、データライン、制御ラインによフて
構成されるシステムパスラインである。なお、ここで、
上記ダイレクトメモリアクセス制御機能は、マイクロプ
ロセッサがシステムパスラインを使っていない時、例え
ば内部演算中にデータの転送を行なうことができるもの
で、送信バッファ回路及びその番地と送信バイトを指定
するプログラムに基づいてマイクロプロセッサのプログ
ラムとは独立に動作するようになされている。
次に上記構成に係る動作について説明する。
今、送信バッファ回路（５ａ）〜（５ｄ）には異なる速
度の種類の異なる情報が蓄積されていて、送信データ同
期化回路（４）より伝送路で多重化する１単位の情報（
例えば３９２ｂｉｔ）を送信したということが割り込み
によりマイクロプロセッサ回路（６）に通知されている
とする。なお、送信終了の割り込みは、一定時間毎（伝
送路が８４Ｋｂｐｓの速度で、３９２ｂｉｔを伝送の１
４１１位とすれば３９２ Ｘｉ／６４０００秒＝ ８．
１２５ ミリ秒毎）にマイクロプロセッサ回路（６）に
通知されるようになされ、プログラムは６．１２５ミリ
秒毎に、次の伝送単位ではどの送信バッファ回路の内容
を送るかを判断し、ダイレクトメモリアクセス制御機能
に、送信バッファ回路（５ａ）〜（５ｄ）のうちのどの
バッファの何番地〜何番地までの情報を何バイト（３９
２ｂｉｔであれば４９バイト）送るかを指定するように
なされている。
度の種類の異なる情報が蓄積されていて、送信データ同
期化回路（４）より伝送路で多重化する１単位の情報（
例えば３９２ｂｉｔ）を送信したということが割り込み
によりマイクロプロセッサ回路（６）に通知されている
とする。なお、送信終了の割り込みは、一定時間毎（伝
送路が８４Ｋｂｐｓの速度で、３９２ｂｉｔを伝送の１
４１１位とすれば３９２ Ｘｉ／６４０００秒＝ ８．
１２５ ミリ秒毎）にマイクロプロセッサ回路（６）に
通知されるようになされ、プログラムは６．１２５ミリ
秒毎に、次の伝送単位ではどの送信バッファ回路の内容
を送るかを判断し、ダイレクトメモリアクセス制御機能
に、送信バッファ回路（５ａ）〜（５ｄ）のうちのどの
バッファの何番地〜何番地までの情報を何バイト（３９
２ｂｉｔであれば４９バイト）送るかを指定するように
なされている。
このような状態において、マイクロプロセッサ回路（６
）はプログラム格納メモリ回路（７）の手順に従って以
下のように動作する。
）はプログラム格納メモリ回路（７）の手順に従って以
下のように動作する。
■送信バッファ回路（５ａ）〜（５ｄ）に伝送路で多重
化する１単位の情報が蓄積されたかを送信バッファ回路
（５ａ）〜（５ｄ）の内容を調べることにより検出する
。例えば、送信バッファ回路に、何バイト蓄積されてい
るかをカウントするバイトカウントレジスタを内蔵する
か、送信バッファ回路内の特定の番地には送信バッファ
内の蓄積バイト数を格納しているので、それをプログラ
ムによって判断する方法が採用される。
化する１単位の情報が蓄積されたかを送信バッファ回路
（５ａ）〜（５ｄ）の内容を調べることにより検出する
。例えば、送信バッファ回路に、何バイト蓄積されてい
るかをカウントするバイトカウントレジスタを内蔵する
か、送信バッファ回路内の特定の番地には送信バッファ
内の蓄積バイト数を格納しているので、それをプログラ
ムによって判断する方法が採用される。
■どの送信バッファ回路にも蓄積されていない場合は、
プログラム格納メモリ回路（７）に準備されたアイドル
パターンを送出するようにマイクロプロセッサ回路（６
）のダイレクトメモリアクセス制御機能に起動をかける
。
プログラム格納メモリ回路（７）に準備されたアイドル
パターンを送出するようにマイクロプロセッサ回路（６
）のダイレクトメモリアクセス制御機能に起動をかける
。
■いずれかの送信バッファ回路に送信データが蓄積され
ている場合は、例えば、１つの送信バッファ回路にだけ
蓄積されている場合は、その送信バッファ回路の内容が
伝送路に送信されるように、ダイレクトメモリアクセス
制御機能に起動をかけ、他方複数の送信バッファ回路に
蓄積されている場合は、予め決めておいた優先順位の高
い送信バッファ回路の内容が伝送路に送信されるように
ダイレクトメモリアクセス制御機能に起動をかける。
ている場合は、例えば、１つの送信バッファ回路にだけ
蓄積されている場合は、その送信バッファ回路の内容が
伝送路に送信されるように、ダイレクトメモリアクセス
制御機能に起動をかけ、他方複数の送信バッファ回路に
蓄積されている場合は、予め決めておいた優先順位の高
い送信バッファ回路の内容が伝送路に送信されるように
ダイレクトメモリアクセス制御機能に起動をかける。
このようにすることにより、送信データ同期化回路（４
）に送信データが１バイトづつ人力され、送信クロック
（１１）によって同期化され伝送路に送出される。上記
動作を繰り返すことにより、第３図のように、多重化さ
れた情報が伝送路に送出されることになる。
）に送信データが１バイトづつ人力され、送信クロック
（１１）によって同期化され伝送路に送出される。上記
動作を繰り返すことにより、第３図のように、多重化さ
れた情報が伝送路に送出されることになる。
以上のように、この発明によれば、情報を多重化する部
分で送信クロックに同期化して送信する構成としたので
、同期化のための回路を１つにし、多重化順位判断回路
、送信データ回路をファームウェアにて実現でき、装置
が安価にでき、また精度の高いものが得られる効果があ
る。
分で送信クロックに同期化して送信する構成としたので
、同期化のための回路を１つにし、多重化順位判断回路
、送信データ回路をファームウェアにて実現でき、装置
が安価にでき、また精度の高いものが得られる効果があ
る。
第１図はこの発明の一実施例を示す構成図、第２図は従
来例の構成図、第３図は多重化情報の説明図である。 図中、（４）は送信データ同期化回路、（５ａ）〜（５
ｄ）は送信バッファ回路、（６）はマイクロブロセッサ
回路、（７） はプログラム格納メモリ回路、（８）は
システムパスライン。 なお、各図中、同一符号は同−又は相当部分を示す。
来例の構成図、第３図は多重化情報の説明図である。 図中、（４）は送信データ同期化回路、（５ａ）〜（５
ｄ）は送信バッファ回路、（６）はマイクロブロセッサ
回路、（７） はプログラム格納メモリ回路、（８）は
システムパスライン。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 異なる速度で発生した異なる種類の情報を格納してなる
複数の送信バッファ回路と、ダイレクトメモリアクセス
制御機能を有するマイクロプロセッサ回路と、上記ダイ
レクトメモリアクセス制御機能により、上記送信バッフ
ァ回路から読み出してきた異なる種類の情報を送信クロ
ックに同期させる送信データ同期化回路と、上記各送信
バッファ回路の送信データを送信優先順位に従って多重
化を行うためのプログラムを格納したプログラム格納メ
モリ回路とを備えたことを特徴とする多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860188A JPH0219040A (ja) | 1988-07-06 | 1988-07-06 | 多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860188A JPH0219040A (ja) | 1988-07-06 | 1988-07-06 | 多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0219040A true JPH0219040A (ja) | 1990-01-23 |
Family
ID=15871081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16860188A Pending JPH0219040A (ja) | 1988-07-06 | 1988-07-06 | 多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219040A (ja) |
-
1988
- 1988-07-06 JP JP16860188A patent/JPH0219040A/ja active Pending
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