JPH05136838A

JPH05136838A - 長距離データ伝送方法および装置

Info

Publication number: JPH05136838A
Application number: JP3136719A
Authority: JP
Inventors: Oliver Schulz; シユルツオリバー
Original assignee: Controlware Kommun Syst GmbH
Current assignee: Controlware Kommun Syst GmbH
Priority date: 1990-06-09
Filing date: 1991-06-07
Publication date: 1993-06-01
Also published as: DE4018483A1; EP0461445A3; EP0461445A2

Abstract

(57)【要約】（修正有）【目的】伝送チャネルの数が広範囲で任意に可変である
ような高速データ伝送を可能にする。【構成】入力チャネル１におけるデータが限定された伝
送容量の２つ以上の伝送チャネル２０′に分割され、同
期モードで受信されて出力チャネル３′に原構成で供給
され、順に通信するような長距離データ伝送のための方
法及び装置に関し、動作信号がすべての伝送チャネルに
おいて一定の相対的時間関係で送信され、続いてデータ
信号が送信されるが、受信される際に生じる時間遅延の
差は、データがＦＩＦＯメモリ５０に読込まれ、それに
応じて動作信号が使用されるすべての伝送チャネルにお
いて受信された場合にのみ、送信側で決定されたシーケ
ンスでＦＩＦＯメモリから読出される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、伝送速度を増すため
に、入力チャネルにおけるデータが、各々が限定された
伝送容量を有する少なくとも２つの伝送チャネルにわた
って分けられ、伝送ルート沿いに搬送され、同期化形式
で受信され、そして元の構成で出力チャネルあるいはメ
モリまたはデータ処理機に与えられている長距離データ
伝送のための方法に関する。

【０００２】本発明はまた、入力チャネルにおけるデー
タが、各々が限定された伝送容量を有する少なくとも２
つの伝送チャネルにわたって分割されており、そして各
々がデータ処理機またはメモリ手段を送信機または受信
機を介して伝送ネットワークに伝えるインタフェイスを
有する少なくとも１つのデータ送信機と少なくとも１つ
のデータ受信機を有し、周波数逓倍器回路と少なくとも
１つのランオフ制御用（集積）電子成分を有する、長距
離データ伝送のための適切な装置に関する。

【０００３】

【従来の技術】この種の既知の方法および対応する装置
によると、伝送しようとするデータはマイクロプロセッ
サによって傍受され、バスラインを介して２つのチャネ
ルに発信され、マイクロプロセッサによって受信機側で
再び傍受されかつ分析され、そしてその分析に従って原
シーケンスでチャネルに再び発信される。

【０００４】データは分割され、そしてマイクロプロセ
ッサに与えられた所定のプログラムに従って、対応する
分析が行われる。この既知の方法および対応する装置に
ついての１欠点は、動作が比較的低速であり、従って現
在に至るまで、伝送しようとするデータを２つの伝送チ
ャネルに分割することによって伝送速度を倍加すること
ができたに過ぎず、それでもなおかなり低い伝送速度
（１９ｋボー）で作動する、という事にある。

【０００５】また、このような方法および対応する装置
が高速マイクロプロセッサおよびできるだけ良好かつ高
速のプログラムを備えたとしてもすぐにどんな数の伝送
チャネルにでも拡張し、あるいはどんな所望の数にでも
低減したりすることはとてもできない。

【０００６】

【発明が解決しようとする課題】この点から見て、本発
明の目的は、伝送チャネルの数が広範囲で任意に可変で
ある、かなり高速のデータ伝送速度が可能な、序文で述
べた特徴を有する方法および装置を作成することであ
る。方法に関しては、動作信号は一定の相対的時間関係
ですべての伝送チャネルに送信され、次いで送信しよう
とするデータ信号が伝送されることでこの問題は解決さ
れるが、この場合、動作信号が種々の伝送チャネルで受
信される場合に生ずる時間遅延の差は、動作信号が１チ
ャネルで受信された後にそのチャネルに来る伝送データ
がＦＩＦＯメモリ（先入れ先出しメモリ）に読み込ま
れ、次いで動作信号が使用中の全伝送チャネルで受信さ
れる場合に、チャネルの送信側で決定されたシーケンス
で、それぞれ各自の伝送チャネルに関連するＦＩＦＯメ
モリから読み取られる、という事に基づいて考慮され
る。

【０００７】

【課題を解決するための手段】装置に関しては、発明の
課題は、動作信号が望ましくは同時に、そして一定時間
関係で全チャネルに発信され得るような装置が送信側に
設けられ、そしてＦＩＦＯメモリが中間メモリの形で各
チャネルに対する受信機側に設けられることで解決され
るが、この場合、動作信号を傍受する装置が設けられ、
そして使用中の全伝送チャネルにおいて、動作信号の傍
受に応答することによってＦＩＦＯの内容の読出しを制
御する別の装置が設けられている。

【０００８】上述の方法の有利な実施態様では、発明に
従って、動作信号は全チャネルにおいてほぼ同時に送信
され、そして伝送しようとするデータは動作信号の直後
に伝送されるべきであると提案されている。「ほぼ同時
に」という用語は、ここでは、対応する送信機を制御す
るのに要する時間の長さを、使用中の全伝送チャネルに
おいて、できる限り引き続いて、と指示するのに使用さ
れている。

【０００９】この場合、「送信機」という用語は、使用
中の伝送線にデータを発信する装置を指すのに使用され
ており、このデータあるいは対応する電気信号が強調さ
れているかあるいは、さらにまたは伝送ルートの中間局
において中継されるかは重要ではない。全伝送チャネル
において、送り込まれる伝送データをそれに直接接続さ
れた動作信号を連続して、所定シーケンスで、各伝送チ
ャネルに、所定の「語」あるいは「文」の長さで同時に
発信することは、動作信号に続くデータが、各チャネル
に関連するＦＩＦＯモメリにおける第１データとして、
受信機側で入力されることを意味する。

【００１０】次の説明を理解するために、ここでは、入
力チャネルにおけるデータは等しい長さを持つ「数語」
に分割され、そして動作信号が送られた後、１語が全体
として、毎度、伝送ルート沿いに伝送されるものとすべ
きである。例えば、１語は１ビット、１バイトあるいは
複数のこれらの値から成ることができる。データは常
に、同じ長さのワードに分割されていることが望まし
い。

【００１１】そこで、データ入力ラインにおいて連続す
る語は、所定シーケンスで、個々の伝送チャネルを介し
て伝送される。しかし、個々のチャネルにおける時間遅
延の差のために、複数の語は１つ以上の伝送チャネルに
おいてすでに連続して受信されており、そして、それら
の語は、伝送される動作信号および最初の語が別の伝送
信号に到着する前に、それらのシーケンスに従って関連
するＦＩＦＯメモリに入力される、ということが起こり
得る。

【００１２】発明による方法については、なお、動作信
号が全チャネルにおいて受信された後でのみ、ＦＩＦＯ
メモリは同じチャネルシーケンスに従って読み出しを開
始することができ、そしてこのシーケンスはまた、語が
チャネルにわたって分割される場合、送信側でも保持さ
れる、という事に基づくだけで、入力データのシーケン
スは保持される。この場合、通常、単一語のみが、最長
伝送時間を有するチャネルに関するＦＩＦＯメモリにお
いて読み出されるために配置されており、一方、複数の
語は最短伝送時間を有するチャネルに配置されることが
できる。しかし、ＦＩＦＯメモリにおける語をこのよう
に連続して読み出すことによって、全ＦＩＦＯメモリが
少なくとも最初の伝送された語を受信した後、前記ＦＩ
ＦＯメモリにおいて引続いて読出されるのはこの語が一
番先であること、および次の語は同じシーケンスでそれ
に続いて読み出されるということを保証しており、その
場合、各チャネルにおける時間遅延が同じであるとすれ
ば、各ＦＩＦＯメモリには、読み出そうとする語が常に
少なくとも１語はある。

【００１３】少なくとも動作信号と他の制御信号を含む
印刷フレーム構造を有する個々のチャネルでデータが伝
送されると、好都合である。「フレーム構造」という用
語はここでは、動作信号をも含む指令と制御データの特
定セットが一定数の伝送語の後でいかに伝送されるかを
述べるのに用いられ、この指令データは入力チャネルの
データおよび伝送しようとするデータの一部でもなく、
受信側のＦＩＦＯメモリについも格納されてもいない。
数語に構成されたデータは、制御データ「フレーム」に
よって常に、ブロックごとに傍受される。

【００１４】制御データはまた、少なくとも１つの同期
信号を含んでいると、都合がよい。「同期」という用語
はここでは、種々の伝送チャネルの相互の同期ではな
く、チャネル内のデータの同期に関連し、それによって
ブロックの最初の語が始まる場所が決定され、各語の長
さが決定され、そしてデータブロックが終結する場所も
また決定され、よってフレームの幅および恐らくフレー
ム構造の詳細も与える。

【００１５】発明による方法の特定様式では、フレーム
構造が送信側および受信側の制御回路のための制御デー
タ、種々のデータチャネルにおけるストローク周波数の
差を示す信号および、恐らくストローク周波数の差を補
償するブランクデータをも有するように備えられてい
る。その点で、フレーム構造が、各々２５６バイトの長
さの４つのブロックを有し、第１ブロックの第１バイト
は同期信号と動作信号を含み、そして別のブロックの第
１バイトは制御回路のための状態表示器信号と割込み信
号の形状となっているような方法であれば、特に望まし
い。

【００１６】制御回路によって個々のチャネルにアクセ
スし、従って送信側において、入力チャネルからのデー
タを種々の伝送チャネルに分割する働きをしており、そ
して受信側においては、共通の出力チャネルでのＦＩＦ
Ｏの読出しを制御する。状態表示器信号および割込み信
号は、制御回路にフレームの長さと構造を知らせ、従っ
てフレームデータは伝送のための実データから分離さ
れ、そしてまた、送信側で前以て決定されたシーケンス
を含んでいる。

【００１７】また、発明によれば、第３ブロックの第１
バイトは、２の最大値の、複数の空データバイトを示す
ように備えられ、そしてこれらの２の最大バイトは第４
ブロックの開始時に置かれ、そして直列の第４ブロック
が第３ブロックの後に置かれると好都合であり、前述の
４つのブロックのシーケンスは重要ではない。受信機か
ら送信機への帰還メッセージのための伝送装置および傍
受装置もまた、明らかに備えられており、従って間違い
があった場合あるいは伝送困難がある場合には、送信は
割込まれるか、あるいは新規に開始されるか、あるいは
伝送誤りによっても、情報はとにかく存在する。

【００１８】また、ポストによって利用され得る伝送ラ
イン、あるいは長距離データ伝送用チャネルは、両方向
に送信および受信が可能な、「全二重」ラインとして周
知のものであり、従って装置全体が都合のよいことに、
両側に送信機と受信機を有する対称的形状になってい
る。装置に関しては、送信機、受信機およびできればそ
の他の、例えばフレーム構造を生成し、分析する制御素
子が集積電子成分上に配置されると好都合であることが
判明している。この種の集積電子成分すなわち、手短か
に「チップ」は、いわゆる固定配線機能を有し、そして
同じ機能がプログラム制御されるならば可能であろうよ
りもかなり高速に動作することができる。

【００１９】第１の実施態様によれば、送信側と受信側
の両方に集積回路すなわちチップがあり、この回路すな
わちチップはそれぞれ、データ入力とデータ出力、送信
機の出力のためのストローク入力と受信機のためのスト
ローク入力、および制御データのための入力と出力を有
する送信機と受信機を有している。この種のチップは送
信機として、および受信機として働き、そして含まれる
所定のフレーム構造を送信し、かつ受信し、そしてそれ
を評価し、かつ監視するのに必要とされるすべての固定
配線機能を含んでいる。

【００２０】従って、発明の実施態様によれば、伝送ル
ートの一端における各チャネルが、受信機出力の各々が
ＦＩＦＯメモリに配置されているこの種のチップを具備
していると好都合である。さらに、このような装置の実
施態様について、送信機が並列／直列変換器を有し、そ
して受信機が直列／並列変換器を有していれば望まし
い。具体的に云えば、これは送信機へのデータ入力は並
列データ (例えば各々が１ビットあたり１回路の８重ラ
インで) であることができるし、同様に受信機によって
発信されるデータは並列データである。従って、対応す
るＦＩＦＯメモリは８ビットの幅で格納する。

【００２１】ＩＳＤＮネットワークで使用されるように
設計された。装置の別の実施態様によれば、ＦＩＦＯが
大体、対応するＩＳＤＮカードのバスラインに取付けら
れ、そしてシフトレジスタはＦＩＦＯとバスライン間に
置かれている。この場合、このシフトレジスタは単に直
列／並列変換の目的を果す。このような装置では、対応
するＩＳＤＮカードによってすでに始動されているの
で、個々のチャネルを同期させるための特定特徴は必要
とされない。送信ならびに受信装置もまた、概して、Ｉ
ＳＤＮカードに含まれている。比較的単純な制御部が、
必要とされるものの全てであり、これによって動作信号
が受信されたことを検知し、それを監視し、従ってＦＩ
ＦＯメモリの読出しを制御する。この目的で、制御部
は、同様に追加の制御回路に取付けられ、その制御回路
によって、データを伝送する特定の場合に使用されるＩ
ＳＤＮチャネルの数および型式に関する情報が与えられ
る。また、制御部は、送信しようとするデータの動作信
号を、それがＩＳＤＮネットワークのバスラインに与え
られる前にプリセットするのにも利用される。

【００２２】本発明のその他の利点、特徴および可能な
利用法は、良好な実施態様および関連する図面について
の下記の説明から明らかになるであろう。

【００２３】

【実施例】図１は、破線を使用してすべての送信線、す
なわち伝送しようとするデータを伝送するすべての線、
を示し、一方、それを介して送られたデータが受信さ
れ、さらに送信される受信線は鋸歯状線で示される。追
加の情報線ならびに制御線も描かれている。

【００２４】図１の下部、制御回路２００の下に、ここ
では直列データ線を意図し、かつ中に伝送しようとする
データが入れられている入力線１を見ることができる。
このデータは先ず、直列／並列変換器２に与えられ、こ
の変換器はそのデータを８重線の８ビット幅に整える。
通常、個別成分間の多重線は図面では、カッコ内に与え
られた数の付いた斜線を有して示されており、その数は
それぞれの線におけるラインすなわちチャネルの数を明
示する。しかし、このことは、詳細に示されていない線
は常に単一線すなわち１チャネル線であるという意味で
はない。それらは要件によって、単一線でも、あるいは
多重線でもあり得る。

【００２５】データはなお、８重線３を介して、直列／
並列変換器２からバスライン４に与えられ、このライン
４には複数のチップ１００の送信入力が取付けられてい
る。制御線５はチップ１００の入力を制御するので、そ
れは各自のバスラインのデータセットを受信し、そして
問題とする送信チャネル２0'に対する備えとなってい
る。図示された実施例では、１バイトは線３を介してバ
スライン４に並列遷移し、そしてチップ１００の１つに
よって受信され、そこでバイトは一定の所定シーケンス
でチップ１００の１つに読込まれる。チップ１００の送
信機は、チップ１００によって同様に生成された所定の
フレーム構造内のこのバイトを、関連チャネル２0'を介
して、受信機側にある同一構造のチップ１００の受信機
入力４０に伝送する。

【００２６】チップ１００の受信機３０によって受信さ
れたデータは次いで、８ビットの幅ＦＩＦＯメモリ５０
に伝送され、その出力は次にバスライン４' と通信し、
そこからデータは、８ビット幅である線３' を介して、
並列／直列変換器２' に伝送され、そして直列線１' に
与えられ、なお処理されるかあるいは格納される。この
場合、制御線５' は次に、ＦＩＦＯメモリの読出しシー
ケンスを、バイトで (すなわち、各読出し動作におい
て、１ビットがＦＩＦＯ５０の８つのメモリチャネルか
ら取られる) 、対応するＦＩＦＯメモリ５０と同じ伝送
チャネル２0'に関連する受信側のチップ１００における
入力シーケンスに正確に対応するような方法で、選択す
る。

【００２７】図２から図４は以下の説明で扱われる。図
２に示されるチップ１００は、通信機１０、受信機３
０、アドレス論理６０およびデータを制御するデータバ
ス９０、のような種々の構造グループを含んでいる。参
照数字８０は制御レジスタおよび状態レジスタを示し、
８５は割込み論理、そして７０は特にＩＳＤＮネットワ
ークで利用されるよう設けられているＳＴバスインタフ
ェイスを示す。対応する読出し順序が線５を介して送信
機１０の読出し制御入力２１に与えられる場合、データ
はバスライン４によって、入力線１１を介して、送信機
１０のメモリ１２に入力される。参照数字２２は、使用
されていない２つの入力チャネルを示すのに使われてお
り、そして２2'は、使用されていない受信機３０の対応
出力チャネルを示す。

【００２８】参照数字２６は送信器１０のストローク入
力であり、この送信器は、それによってデータが出力２
０を介して、伝送チャネル２0'に与えられるストローク
周波数を決定する。送信ルートを通過した後、データは
前述のチップと全く同一のチップの受信機３０に到着
し、そしてこれは入力４０によって行われるが、この場
合、送信側における出力２６の初期ストロークは、送信
機側におけるストローク入力４３の開始ストロークとし
て利用される。受信機３０は受信したデータをＦＩＦＯ
５０に与え、そこでは制御入力４６は伝送しようとする
データのみをＦＩＦＯ５０に伝送する目的で備えられて
いるのであって、送信機１０によって送信され、かつ受
信機３０によって受信されたフレーム構造に対応する制
御情報を伝送するものではない。

【００２９】図３および図４は送信機および受信機の内
部構造の実例を示しており、チップ１００のその他の内
部構造素子への接続もまた示されている。このように、
データは、入力１１を介して、２１を介して与えられた
読出し順序に従って、幅８ビットで深さ７ビットの内部
ＦＩＦＯメモリ１２に到着する。そこから、データは所
定のフレーム構造をデータに与えるマルチプレクサ１３
に進み、次いでそれは並列／直列変換器１４に伝送さ
れ、そしてこの変換器は出力２０を介して、データを最
終的に、直列モードで、伝送チャネル２0'に伝送する。
フレーム構造を生成するために、別のデータが制御レジ
スタおよび状態レジスタ８０から、線２３と２４を介し
て、および間接的に線２５および比較器１７さらに伝送
制御手段１６を介して、マルチプレクサ１３に与えられ
る。伝送ストロークは線２６を介して、３ビット計数器
１９と１１ビット計数器１８に与えられる。３ビット計
数器１９、１１ビット計数器１８、および比較器１７は
一番先に利用されて、１バイト語の長さおよび約１kB
(1.０２４バイト)のフレームの全長を決定し、かつ識別
する。

【００３０】全体として、伝送チャネル２0'を通って伝
送されたデータは下記のようなフレーム構造を有する。 −ＳＹＮＣデータ (２５５バイト) −ＰＳＷデータ−Ｓ
ＳＢデータ−ＳＢＤＢデータ− そこで、フレームは各々が長さ１バイトの、成分ＳＹＮ
Ｃ, ＰＳＷ, ＳＳＢおよびＳＳＤＢによって決定され、
そしてこれらの最後のものは省略することもできるし、
あるいは長さ２バイトであってもよい。

【００３１】伝送しようとするデータのためにその間に
配されたデータブロックは、各々２５５バイトの長さで
あるが、最後のブロックだけは２５４または２５６バイ
トの長さであってよい。フレームの全長は１０２４バイ
トである。ＳＹＮＣはここでは、長さ６ビットの同期化
パターンを示すのに使用され、そして残されたビットの
１つは同期状態を示すのに使用され、１つは動作信号と
して使用される。

【００３２】ＰＳＷは Processor Status Wordの短縮語
であり、そして個々の送信機と受信機を制御する制御回
路間で情報を交換するのに使用される。ＳＳＢバイトと
称されるバイトからの２ビットはストップバイトの数を
与えるのに使用され、４ビットは誤り検出に使用され、
そして２ビットは機能ビットの形で、変化しない状態
(トランスペアレント) で伝送される。

【００３３】ＳＳＤＢは stop byte or data byte (ス
トップバイトまたはデータバイト)の短縮語であって、
ここでは、ＳＳＢに与えられた数に従って、ストップバ
イトはないが１つのデータバイトがあるので最後のブロ
ックは２５６バイトの長さになるか、あるいは１乃至２
のストップバイトが与えられているので、最後のデータ
ブロックは２５５または２５４バイトの長さになる。こ
れによって種々の伝送チャネル２0'におけるストローク
周波数の差を補償する働きをする。基本的には、全伝送
チャネルは同じストローク周波数である。しかし、個々
の場合、種々の伝送チャネルのストローク周波数には僅
かの差があり得る。伝送制御手段１６は、３ビット計数
器１９を介して、並列／直列変換器１４からのデータを
伝送線２0'に読出すあるいは送信する伝送ストロークを
含んでいる。これとは関係なく、バスライン４における
データは、そこでのストロークに従って、ＦＩＦＯメモ
リ１２に入力される。バスライン４におけるストローク
は伝送チャネルの１つにおけるストロークと強い関係が
あることを理解すべきであり、そして、ｎ個の伝送チャ
ネルが利用されている場合、バスライン４におけるスト
ローク周波数は、各自のチャネルにおけるストローク周
波数の正確にｎ倍も大きい。バスラインにおけるストロ
ーク周波数は、ここではＰＬＬ回路１１０ (移送ロック
ループ) がそれに備えられた周波数逓倍器１１０を介し
て、伝送チャネルの１つにおけるストロークと密接に関
係がある。

【００３４】しかし、例えば、チャネルの１つにおける
ストローク周波数が他のチャネルにおけるよりも、幾分
小さい場合には、データは、それが読出されるよりも速
く、対応するＦＩＦＯメモリ１２に入力される。その理
由は、読出しは線２６における開始ストロークに従って
おり、一方、入力は制御チャネル２１を介して、バスラ
インによって前以て決められたストロークに従って、支
配されるからである。伝送制御手段１６が、高速入力の
ためにＦＩＦＯメモリ１２が幾分多く充填された状態に
なりつつあることを示す場合には、ＳＳＢを使ってスト
ップバイトの数を０にセットし、そして次にマルチプレ
クサが、通常はフレームの最後のブロックに備えてある
筈のストップバイトが省略されており、そしてその代わ
りにデータバイトが伝送されていることに気付く。そこ
でＦＩＦＯメモリ１２の追加バイトが読出されることが
できるので、これは再び、望ましい、所望の半完全状態
(４ビットの深さ) を達成する。

【００３５】送信機の読出し周波数が入力における入力
周波数より大きい場合、ＦＩＦＯメモリ１２は所望状
態、例えばちょうど半分、より速くは空になる。この場
合、伝送制御手段１６はマルチプレクサ１３に追加のス
トップバイト(従って通常の１ストップバイトの代わり
に２ストップバイト) を最後のブロックに与えさせるの
で、これは現在、２５４データバイトを含むだけであ
り、従って今度は１バイト少ないことが、再び半分の状
態に達したＦＩＦＯメモリ１２から読出される。このよ
うな装置における所定のフレーム長では、補償できるの
は１／1000までのストローク周波数の揺らぎであるが、
理論上は、より大きい揺らぎでもより多くのストップバ
イトを利用して、あるいはより小さいフレーム構造によ
って補償することができる。実際には、発生する揺らぎ
は、完全に排除されないとしても、１／1000以下であ
る。

【００３６】スクランブラ１５は出力２０におけるデー
タ出力を傍受し、かつそこから４ビットの制御シーケン
スを発生し、この４ビットは同様にＳＳＢに含まれ、そ
して誤りの検出を可能にする。フレームを形成する４
(または３または５) バイトのＳＹＮＣ, ＰＳＷ, ＳＳ
ＢおよびＳＢＤＢはマルチプレクサ１３によって、各々
２５５バイトの長さのデータブロック間に挿入されてい
る。

【００３７】受信機側において、データは、入力４０を
介して、直列／並列変換器３１に到着し、そしてまたス
クランブラ３２によって同時に傍受されるが、スクラン
ブラ３２は、ＳＳＢにおける制御シーケンスに従って、
それらの誤りをチェックする。転送データは直列／並列
変換器３１から直接に、バスライン４' への出力線４４
に伝送されるが、なお同時に、同期比較器３５に、受信
制御手段３３に、そしてＰＳＷバイトのためのレジスタ
に伝送される。そこで、受信制御手段は出力４６によっ
て関連するＦＩＦＯへのアクセスを制御するので、デー
タバイトのみがＦＩＦＯメモリ５０に読み込まれ、フレ
ームを定めるバイトは読込まれない。さらに、受信機制
御手段はまた、状態表示器信号３６および同期比較器３
５の同期の状態を検出する。フレーム長および語長が順
々に、比較器１９によって検出され、かつ制御されてお
り、そして３７と３８は順にそれぞれ、３ビット計数器
および１１ビット計数器である。起こり得る誤りは、線
４７を介して信号で知らされることができる。

【００３８】受信機の比較器３９は線４２を介して、同
様に送信器の比較器１７は線２５を介して、チップ１０
０の制御レジスタおよび状態レジスタ８０からの正確な
フレーム情報を有している。参照数字６１, ６1'および
６1'はすべての構造素子を初期状態に置換するリセット
入力を示すのに使用される。

【００３９】装置が始動される場合、送信器１０は一番
先にブランクデータを伝送するのみであるが、これはす
でに所定のフレーム構造を備えている。このブランクデ
ータは、例えば、すべてのデータビットが論理１に置か
れていることを特徴とする。受信機側において受信する
ために信号が与えられた後、伝送しようとするデータは
バスライン４を介して、入力ＦＩＦＯ１２に入力される
が、これは示された実例では、深さ７ビットおよび幅８
ビットである。連続する較正されたチップ１００の全Ｆ
ＩＦＯ１２が半分、すなわち４ビットの深さまで満たさ
れるとすぐ、動作信号が同時に送信され、そしてその直
後に、入力ＦＩＦＯに格納されたデータが伝送される。
このデータは、関連する伝送管２0'によって前以て定め
られたストロークで送られる。

【００４０】これらの伝送線の１つのストローク周波数
はＰＬＬ回路 (位相ロックループ回路) によって逓倍さ
れ、そして制御回路２００にストローク周波数の形で与
えられ、そしてこの回路はバスライン４に、この逓倍周
波数によるストロークで、データを与える。この増加率
は使用されたチャネルの数、あるいは対応するチップ１
００の数に対応し、フレーム構造にとって必要なストリ
ップの幅より少ない。

【００４１】基本的には、すべてのデータ伝送線２0'は
正確に同じストローク周波数であるべきであるが、若干
の少差は前述のストップバイトによって補償され、この
ストップバイトは、「短い」読込みＦＩＦＯがもはや、
所望の充填条件、望ましくは半分、に対応しない場合に
挿入されまたは省略される。しかし、入力ＦＩＦＯ１２
は異なる伝送速度に補償を与えることに何ら関係を持っ
ておらず、そしてこの伝送速度は最終分析において、読
出しＦＩＦＯ５０によって影響されるだけである。

【００４２】送信装置および受信装置は望ましくは完全
に対称構成になっており、従って送信機および受信機は
共に同じチップ１００を有する。到着するデータは、入
力線４０を介して、受信機３０に入る。ブランクデータ
が準備されたフレームに伝送された後、実際のデータ転
送は、動作信号が受信機３０で受信されることによって
開始する。動作信号が受信された後、チップ１００は動
作信号に続くデータを、対応するＦＩＦＯ５０に供給し
始める。すでに述べたように、実データは、伝送された
フレーム構造から分離されている。動作信号の受信は、
制御回路２００の動作部２１０における分離チャネル２
１１によって合図される。動作部２１０が、使用中の全
チップ１００によって、制御線２１１を介して、動作信
号の受信を登録した後でのみ、制御回路２００は、所定
シーケンスでデータを読出すために、線２１２を介し
て、個々のＦＩＦＯを制御する。そこで、個々のチャネ
ル２0'の様々な伝送速度に従って、全く異なるデータを
個々のＦＩＦＯ５０に格納することができる。例えば、
２０「語」またはバイトは、動作信号、次いで最初の語
(バイト) が別のチャネルにおける関連ＦＩＦＯ５０に
到着する前に、ＦＩＦＯ５０の１つに格納されることが
できる。次いで、データはバスライン４',３'を介して
制御回路２００に到着し、そこからデータ処理機あるい
はメモリに与えられる。

【００４３】図４は、ＩＳＤＮネットワーク (Integrat
ed Service Digital Natwook) において、発明による原
理を利用するための実例を示す。ＩＳＤＮネットワーク
は、前述の実施態様のチップ１００および制御回路２０
０の機能の幾つかを想定する「インタフェイスカード」
あるいはＩＳＤＮモジュールを必要としている。図４に
示されるブロックに関して、ＩＳＤＮカード３１０およ
びＩＣＭモジュール３２０もすでに、周知の装置で使用
されている。しかし、本発明によれば、構造グループ３
００もまた使用され、その個別の機能素子は、図５で一
層はっきり見ることができる。用語「構造グループ」は
ここでは、機能用語と理解すべきであって、一体的に相
互に接続されるべき全成分の意味ではない。

【００４４】図５で分かるように、その全部３２が与え
られているＦＩＦＯメモリ５０は、挿入シフトレジスタ
３３０を介して、ＩＳＤＮカード３１０,３１１の出力
において、ＳＴバスライン３１５と通信する。シフトレ
ジスタ３３０は本来は、ＦＩＦＯメモリ５０が順に幅８
ビットを格納するので、直列／並列変換器として使用さ
れる。ＦＩＦＯメモリ５０のメモリの深さ、すなわち容
量は１Ｋビットまたは１Ｋバイトの大きさであるが、個
別チャネルに生ずるすべての時間遅延差およびスイッチ
差を受信するためにＦＩＦＯの深さがちょうど十分であ
る間は、重要ではない。

【００４５】フレーム構造は、ＩＳＤＮカード３１０お
よびＩＳＤＮカード３１１における純粋な伝送データか
ら分離されており、ＩＳＤＮカード３１０は、各々が６
４ｋボー (キロビット／秒) の伝送速度を有する３０デ
ータ線の全部および６４ｋボーの制御回路と通信する。
制御部３５０は部分的に、前述の実施態様における制御
回路２００の機能を引受ける。例えば、制御部３５０は
動作信号の受信を監視するので、データは直ちにＦＩＦ
Ｏメモリ５０に送られる。動作信号がすべての使用チャ
ネルにおいて受信されさえすれば、制御部３５０によっ
て制御された駆動手段によって読出しが行われる。使用
されるチャネルの数についての情報は、ＩＳＤＮカード
３１０と３１１がそれによって通信する追加の制御線を
介して、伝送される。

【００４６】情報がそれによってＦＩＦＯに入力される
ＳＴバスラインのストロークは、周波数逓倍機１１０に
よって強く変形されて、使用されるチャネルの数に従っ
て分割され、そしてデータ処理機に与えられる。次いで
このストロークはＦＩＦＯメモリ５０を読出すのに使用
されるので、すべてのＦＩＦＯメモリ５０からのデータ
は共に正確に、それが読込まれると同様に急速に読出さ
れる。個々のＦＩＦＯの充填度のみが、個々の伝送チャ
ネルにおいて変化する時間遅延に依存して、変わること
ができる。

【００４７】送信機において、データは、シフトレジス
タを介して、適切な装置からＦＩＦＯ３５０に到着し、
ＦＩＦＯ３５５はバックアップメモリとして働いてお
り、そして制御部３５０は動作信号を発信し、それはほ
ぼ同時に、ＩＳＤＮカードによって、使用中の全チャネ
ルに送られる。従って、本発明を利用して、伝送しよう
とするデータを、ほとんどいずれの数の個別伝送線ある
いは伝送ルートにわたって、分散し、送信し、かつ受信
し、そしてそれを再び正しいシーケンスにまとめること
もできるが、本発明において、装置の利用は実際にかな
り少なく、そして基本的機能が個々のツールあるいは構
造グループ (固定配線) によって直接実行されて、ソフ
トウェア処理装置によって行われるのではない。装置は
非常に融通がきいて、どんな数の伝送チャネルにも選択
的に、限定したり、拡張したりすることができて、その
結果、費用に関して非常に有利になっているが、それ
は、包括的にしか持つことのできない、および実際に必
要とするより大きい容量を持つ大型ネットワークシステ
ムによる伝送に比較すると、少数の個別線による伝送の
方がしばしば安価であるからである。

【００４８】

【図面の簡単な説明】

【図１】１つの共通制御回路を有する伝送ルートの４つ
の開始点と４つの終結点の実施例を示す説明図である。

【図２】伝送チャネルの各々の末端に配置された、送信
ならびに受信用の結合チップの実施例を示す平面図であ
る。

【図３】チップに集積された送信機のブロック回路図で
ある。

【図４】チップに集積された受信機のブロック回路図で
ある。

【図５】ＩＳＤＮネットワークでの装置の利用を示す説
明図である。

【図６】ＩＳＤＮネットワークで利用される装置の詳細
なブロック回路図である。

【符号の説明】

２直列／並列変換器１０送信機３０受信機５０ＦＩＦＯメモリ６０アドレス論理７０ＳＴバスイン
タフェイス８０制御レジスタおよび状態レジスタ８５割込み論理９０制御データ用
データバス１００チップ１１０周波数逓倍器２００制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 29/02 8020−5ＫＨ０４Ｌ 13/00 ３０１Ａ

Claims

【特許請求の範囲】

【請求項１】伝送速度を増すために、入力チャネル
（１）におけるデータが、各々が限定された伝送容量を
有する少なくとも２つの伝送チャネル（２0')にわたっ
て分けられ、伝送ルートに沿って搬送され、同期化形式
で受信され、そして原構成で出力チャネル（３')に供給
され、この出力チャネルは次いでメモリあるいはデータ
処理機と通信するような長距離データ伝送方法であっ
て、動作信号が一定の相対的時間関係で、すべての伝送
チャネル（２0') において発信され、データ信号がこれ
に次いで送信されそして動作信号が種々の伝送チャネル
（２0') において受信される際に生じる時間遅延差は、
動作信号が伝送チャネル（２0') において受信された後
に、その伝送チャネル（２0') に続いて入ってくるデー
タがＦＩＦＯメモリ（５０)(先入れ先出しメモリ）に入
力され、次いで、使用されているすべての伝送チャネル
（２0') において動作信号が受信されると、送信端で決
定されたシーケンスで、ＦＩＦＯメモリ（５０）から読
出される、という事実によって考慮されることを特徴と
する長距離データ伝送方法。
【請求項２】動作信号はほぼ同時に、すべての伝送チ
ャネル（２0') において送信され、そして伝送しようと
するデータは、動作信号が送信された直後に伝送される
ことを特徴とする請求項１の長距離データ伝送方法。
【請求項３】データは、少なくとも動作信号と制御信
号を含むフレーム構造で伝送されることを特徴とする請
求項１または請求項２の長距離データ伝送方法。
【請求項４】フレーム構造は同期信号を含んでいるこ
とを特徴とする請求項３の長距離データ伝送方法。
【請求項５】フレーム構造はまた、送信端あるいは受
信機端におけるマイクロプロセッサあるいは制御回路の
ための制御データと、種々の伝送チャネルにおけるスト
ローク周波数の差を表示する信号、および多分、ストロ
ーク周波数の差を補償するブランクデータを有すること
を特徴とする請求項３または４の長距離データ伝送方
法。
【請求項６】伝送チャネルにおいて伝送されるデータ
は常に、各々が２５６バイトの長さの４つの異なるブロ
ックで伝送され、そして第１ブロックの第１バイトは同
期信号と動作信号を含み、そして状態表示器信号および
割込み信号の形をした別のブロックの第１バイトは、制
御回路のために作用することを特徴とする請求項５の長
距離データ伝送方法。
【請求項７】第３ブロックの第１バイトは幾つかのブ
ランクデータバイトを与え、そして４つのブロックのシ
ーケンスの第３ブロックの後に置かれた第４ブロックの
多くても初めの２つのバイトはブランクデータを含み、
そして第３ブロックの第１バイトはまた、多分、誤りを
記録するチェックデータを含んでいることを特徴とする
請求項６の長距離データ伝送方法。
【請求項８】入力チャネル（１）におけるデータが、
各々が限定された伝送容量を有する少なくとも２つの伝
送チャネル（２0') にわたって分けられており、そして
各々がデータ処理機または記憶装置（６）を伝送ネット
ワークと通信させるインタフェイス（２）を有する少な
くとも１つのデータ送信機（１０）および少なくとも１
つのデータ受信機（３０）を有し、かつ周波数を逓倍す
る周波数逓倍器回路（１１０）を有し、さらにデータを
フォーマットする少なくとも１つの電子成分（１００）
を有する長距離データ伝送装置であって、送信側におい
て、動作信号が望ましいことに同時に、固定時間関係で
全チャネル（２0') にそこから送信され得る装置（８
０, ９０）があること、受信機側においては、各チャネ
ル（１０）のための中間メモリの形で、動作信号を傍受
するための装置（２００, ２１０, ３００）が設けられ
ているＦＩＦＯメモリ（５０）が設けられていること、
およびその上、傍受装置（２００, ２１０, ３００）に
よる、使用されるすべての伝送チャネル（２0') におけ
る動作信号の傍受に応答することによって、所定のシー
ケンスに従ってＦＩＦＯメモリの内容を読出すために制
御信号を送信する装置（２００, ３００）が設けられて
いることを特徴とする長距離データ伝送装置。
【請求項９】送信機（１０）、受信機（３０）および
制御素子（６０, ７０, ８０, ８５, ９０）は集積電子
成分（チップ１００）上に共に配置されていることを特
徴とする請求項８の長距離データ伝送装置。
【請求項１０】各伝送チャネル用の送信側と受信機側
の両方に、各々がデータ入力（１１, ４０）とデータ出
力（２0', ４４）、送信機の出力（２0') のためのスト
ローク入力（２６）、受信機の入力（４０）のためのス
トローク入力（４３）および、制御データのための入力
と出力を有する送信機（１０）ならびに受信機（３０）
を有する集積回路（１００）が設けられていることを特
徴とする請求項８または９の長距離データ伝送装置。
【請求項１１】各受信機出力（４４）はＦＩＦＯメモ
リ（５０）と通信することを特徴とする請求項１０の長
距離データ伝送装置。
【請求項１２】送信機（１０）は並列／直列変換機
（１４）を有し、そして受信機（３０）は直列／並列変
換器（３１）を有することを特徴とする請求項８から１
１のいずれか１項の長距離データ伝送装置。
【請求項１３】ＦＩＦＯメモリ（５０）から分離した
制御部（３００）が同様にＩＳＤＮバス（３１０）およ
び制御回路（３２０）に取付けられ、動作信号を受信す
るように設計され、そしてＦＩＦＯの読出しを制御して
いるＦＩＦＯメモリ（５０）がＩＳＤＮバスライン（３
１０）に取付けられていることを特徴とする請求項８の
長距離データ伝送装置。
【請求項１４】バスライン（３１０）とＦＩＦＯメモ
リ（５０）間にシフトレジスタ（３３０）が配置されて
いることを特徴とする請求項１３の長距離データ伝送装
置。