JPH02190944A - プロセッサーのリセット方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 プロセッサーをリセットしてプログラムの暴走を防止す
る方式に関し、 プロセッサーから発生される暴走パルスパターンがどの
ようなものであってもプロセッサーのリセットを行い暴
走を回避する方式を実現することを目的とし、 プログラムの周期と同一か又はより長い周期で所定のフ
レームパターンを発生するプロセッサーと、基準フレー
ムパターンを有し、該基準フレームパターンを８亥プロ
セッサーからのフレームパタ−ンと該周期毎にビット比
較してその比較結果を出力するフレーム同期回路と、該
比較結果が不一致を示している時、該プロセッサーにリ
セット信号を与えるリセット信号発生部とで構成する。

〔産業上の利用分野〕

本発明はプロセッサーのリセット方式に関し、特にプロ
セッサーをリセットしてプログラムの暴走を防止する方
式に関するものである。

近年、宅内に設置される回線終端装置にもマイクロプロ
セッサーが搭載されるようになって来ており、プロセッ
サーは非常に利用価値の高いものであるが、ハードウェ
アだけでなく、ソフトウェアをファームウェア（プログ
ラム）と−緒に組み込むが、そのファームウェアは、電
源立ち上げ時やボート増設の際のボード挿入時に暴走す
ることがあり、このようなときには、プロセッサーを、
ハードウェアによって自動的に検出してリセットするか
又は手動でリセットする必要がある。

特に、宅内回線終端装置では、一般の建物に設置される
ため、保守監視要員が不在なので、運用中でのプログラ
ム暴走の対策が必要である。

〔従来の技術〕

従来のプロセッサーのリセット方式としては、第６図に
示すようなものが用いられており、これはプロセッサー
１をタイマ回路５０とリセットパス発生部６０とにより
リセットするもので、第６図に示すように、正常時はタ
イマ回路５０のタイマ周期より短いウォッチドッグタイ
マ（ＷＤＴ）パルスがプロセッサー１より常に発生され
てタイマ回路５０に与えられており、このＷＤＴパルス
を受けるとタイマ回路５０がリセットされて再びカウン
トを開始し、プロセッサー１が暴走してＷＤＴパルスが
発生されなくなるとタイマ回路５０がカウントアツプす
るので暴走と判定し、リセットパルス発生部６０からプ
ロセッサー１にリセットパルスを送るものである。

このような従来例としては特開昭６２−３１４５２号公
報に開示されたものを挙げることができる。

〔発明が解決しようとする課題〕

上記のようなプロセッサーのリセット方式においては、
暴走したときのＷＤＴパルスには第７図に示すように幾
通りかのパターンがあり、パターン■の場合には特に問
題は無いが、パターン■〜■が発生した場合にはタイマ
回路５０がリセットされてしまいプロセッサー１の暴走
を停止させることができないという問題点があった。

従って、本発明は、プロセッサーから発生される暴走パ
ルスパターンがどのようなものであってもプロセッサー
のリセットを行い暴走を回避する方式を実現することを
目的とする。

〔課題を解決するための手段〕

第１図は、上記の目的を達成するための本発明に係るプ
ロセッサーのリセット方式を原理的に示したもので、本
発明では、プログラムの周期と同一か又はより長い周期
で所定のフレームパターンを出力するプロセッサー１と
、基準フレームパターンを有し、該基準フレームパター
ンを該プロセッサーｌからのフレームパターンと該周期
毎にビット比較してその比較結果を出力するフレーム同
期回路２と、該比較結果が不一致を示している時、該プ
ロセッサーｌにリセット信号を与えるリセット信号発生
部３と、を備えている。

また本発明では、該比較結果による不一致数が所定の保
護段数を越えたときに暴走検出信号を発生する同期保護
回路４を該フレーム同期回路２と該リセット信号発生部
３との間に設けることができる。

更に本発明では、該フレーム同期回路２が、該暴走検出
信号を入力し該基準フレームパターンをリセットされた
言亥プロセッサー１からのフレームパターンに同期引込
するように構成することができる。

〔作　　用〕

本発明では、プロセッサー１がプログラムの周期と同一
かより長い周期のフレームパターン（これはプログラム
の周期より短いと暴走を検出できないため）をソフトウ
ェアにより発生するようになっており、このフレームパ
ターンを、フレーム同期回路２では基準フレームパター
ンを発生して両フレームパターンをビット毎に一致／不
一致比較する。そして、この比較結果を上記の周期毎に
出力する。リセット信号発生部３ではその比較結果が１
ビツトでも不一致であればリセット信号を発生してプロ
セッサー１をリセットする。

従って、第２図に簡略的に示すように、従来例ではプロ
グラム周期中に所定のパルスが在るということに意味が
あった（第２図（ａ）参照）が、本発明ではパルスパタ
ーン全てが意味のあるものとなり（第２図山）参照）、
種々多様なパルスに対しても一つのパターンしか正常と
判定しないため、正確に暴走状態が検出できる。

また本発明では、該フレーム同期回路２と該リセット信
号発生部３との間に所定の保護段数を有する同期保護回
路４を設けることにより、フレーム同期回路２での比較
結果による不一致の数がその保護段数を越えたときに暴
走検出信号を発生することができ、ノイズにより誤って
プロセッサー１がリセットされるのを防止することがで
きる。

更に本発明では、フレーム同期回路２が、該暴走検出信
号により該基準フレームパターンをリセットされた該プ
ロセッサー１からのフレームパターンに同期引込するこ
ともできるので、リセットされて正常なものになったプ
ロセッサー１のフレームパターンと基準フレームパター
ンとを同期させておくことができ、次にプロセッサー１
に暴走が生じたときに正確にリセットすることが可能と
なる。

〔実　施　例〕

第３図は本発明に係るプロセッサーのリセット方式に用
いるフレーム同期回路２と同期保護回路４の一実施例を
示したもので、この実施例では、フレーム同Ｍ回’＆８
２は基準フレームパルスパターン（以下、フレームパタ
ーンという）をリップルキャリイ（以下、ＲＣという）
信号の形で出力する７進カウンタ２１と、このＲＣ信号
とプロセッサー１からのフレームパルスとの不一致を検
出するＥＯＲゲート２２と、：亥ＥＯＲゲート２２の出
力をクロックＣＬＫで打ってヒゲをとるためのフリップ
フロップ（以下、ＦＦという）２３と、カウンタ２１の
ＲＣ信号を、クロックＣＬＫをインバータ２４で反転さ
せたクロック入力ＣＫにより半ピントづつずらすための
ＦＦ２５及び２６と、ＦＦ２３の口出力を反転クリア端
子ＣＬＲに入力し、０人力は＋５ｖのＨ″に固定され、
クロック人力ＣＫをＦＦ２５のζ出力としたＦＦ２７と
、ＦＦ２６のζ出力とＦＦ２７のζ出力を入力とするＡ
ＮＤゲート２日と、このＡＮＤゲート２８の出力と同期
保護回路４からの判定信号とを入力するＮＡＮＤゲート
２９と、このＮＡＮＤゲート２９の出力とクロックＣＬ
Ｋとを人力するＡＮＤゲート３０と、で構成されている
。

また、同期保護回路４は、ＦＦ２７のζ出力を入力とし
ＦＦ２５のζ出力をクロックＣＫとし、フレーム同期回
路２の比較結果を溜めておく保護段数前方３段後方３段
のシフトレジスタ３１と、このシフトレジスタ３１のＱ
１〜Ｑ３出力を入力とするＮＡＮＤゲート３２と、シフ
トレジスタ３１の？：Ｌ１〜σ３出力を人力とするＮＡ
ＮＤゲート３３と、これらのＮＡＮＤゲート３２及び３
３の出力状態を保持し、暴走検出信号をリセ７）信号発
生部３に出力するランチ回路３４と、で構成されている
。

次に上記の実施例の動作を第４図及び第５図のタイムチ
ャートを参照して説明する。

第４図はプロセッサーｌからのフレームパターンが正常
の場合、即ちこのフレームパターンとフレーム同期回路
２のカウンタ２１からＲＣ信号として発生される基準フ
レームパターンとが同期している場合のタイムチャート
を示しており、この場合には、ＥＯＲ２２の出力は常に
“Ｌ″レベルなり、従ってＦＦ２３のζ出力は“Ｈ″レ
ベルＦＦ２７のζ出力は“Ｌルベルとなる。

また、カウンタ２１のＲＣ信号を半ビットずらしたＦＦ
２５のζ出力をクロックＣＫとし、ＦＦ２７の口出力を
０人力とするシフトレジスタ３１ではＱ１〜Ｑ３出力が
′Ｌ″レベルとなり、′Ｃ１１〜ζ３出力が“Ｈ″レベ
ルなるため、ＡＮＤゲート３２．３３の出力はそれぞれ
Ｈ”　　　”Ｌ″レベルなる。従って、ラッチ回路３４
の出力も”Ｌ“レベルとなり、暴走検出は行わないので
、リセット信号発生部３からはリセット信号は発生され
ない。

ラッチ回路３４の出力が″Ｌ″レベルであると、ＡＮＤ
ゲート２８の出力が何であろうとＮＡＮＤゲート２９の
出力は１Ｈ″レベルとなり、クロックＣＬＫをＡＮＤゲ
ート３０からカウンタ２１に通す、これによりカウンタ
２１は７進カウンタとしての動作を行い、クロックＣＬ
Ｋが７個入力された時点で図示のように”Ｈ″レベルパ
ルス、即ちＲＣ信号を出力する。

従って、正常時にはこのＲＣ信号はプロセッサー１から
のフレームパターンと一致し、上記と同じ動作を繰り返
すことになる。

第５図はフレームパターン同士の同期が捕れていない場
合（カウンタ２１のＲＣ信号ガフレームパターンに対し
前に１ビツトずれている場合）の同期引込（ハンティン
グ）タイムチャートを示しており、まずカウンタ２１が
クロックＣＬＫによりカウントアツプしてＲＣ信号を発
生すると、ＥＯＲゲート２２は不一致出力を発生し、こ
れをＦＦ２３でクロックＣＬＫにより打つとＦＦ２３の
ζ出力は不一致期間だけ１Ｌ″レベルの信号となり、こ
れをクリア端子ＣＬＲに受けたＦＦ２７の回出力は立ち
上がりＦＦ２５のＱ出力が立ち上がりるまで“Ｈ”レベ
ルを継続する。即ち、基準フレームパターンの一周期の
間に１ビツトでも不一致が検出されると、このように−
周期間中“Ｈ”レベルとなる。

従って、二０ＦＦ２７のζ出力をリセット信号発生部３
に送れば、リセット信号がプロセッサー１に送られてプ
ロセッサー１の暴走をリセットすることができる。

しかしながら、ＥＯＲゲート２２等においてノイズによ
り両フレームパターンの不一致が検出されたときもプロ
セッサー１をリセットしてしまう虞れがあるので、本発
明ではこれを無くすために所定の保護段数を有する同期
保護回路３を設けている。

即ち、シフトレジスタ３１は“Ｈ″レベル０ＦＦ２フζ
出力を受け、ＦＦ２５のＱ出力の立ち上がりにより一周
朋毎にシフトして行く。

この場合、シフトレジスタ３１は保護段数として前方・
後方共に３段有しているので、３周期連続してＥＯＲゲ
ート２２によりパターン不一致が検出されたときのみ、
出力Ｑｌ−Ｑ３が共に′Ｈ″レベル（′Ｃ１１〜′ｃ１
３の出力が共に“Ｌ”レベル）になり、ＮＡＮＤゲート
３２の出力は′Ｌ″レベル（ＮＡＮＤゲート３３の出力
は“Ｈ”レベル）となってラッチ回路３４の出力を反転
させる。

また、ラッチ回路３４の出力が反転されたときには、そ
れ以後３周期連続してＥＯＲゲート２３によりパターン
一致（完全な一敗）が検出されるまで（ＮＡＮＤゲート
３２の出力が“Ｈ”レベルでＮＡＮＤゲート３３の出力
が”Ｌ″レベルなるまで）、この状態を保つ。

即ち、ラッチ３４の出力は、ＮＡＮＤゲート３２又は３
３の出力が“Ｌ″レベルなる時のみ変化するものである
。

今、３周期連続してパターン不一致が検出されたとする
と、第５図に示すようにラッチ回路３４の出力は“Ｈ”
レベルとなって暴走検出信号を発生しリセット信号発生
部４に送る。これによりプロセッサー１はリセットされ
ることとなる。

このままだと、プロセッサー１をリセットしても、正常
状態になったフレームパターンとフレーム同期回路２の
基準フレームパターンとは同期しないままになってしま
う。

これを防ぐため、本発明では更に暴走検出信号を用いて
カウンタ２１のＲＣ信号（基準フレームパターン）をプ
ロセッサーｌからのフレームパターンに位相同期させる
ことができる。

即ち、暴走検出信号が発生されたことにより、ＮＡＮＤ
ゲート２９の一方の入力は＃Ｈ″レベルとなるが、他方
の入力はＡＮＤゲート２８がカウンタ２１のＲＣ信号の
ビットずらし分だけ１Ｈｍレベルとなるため、ＮＡＮＤ
ゲート２９の出力はその間のみＬ”レベルとなり、ＡＮ
Ｄゲート３０によりクロックＣＬＫを１個分マスクして
取り除く。

この結果、カウンタ２１のカウント動作はクロックＣＬ
Ｋ１個分行われないこととなり、カウントアツプする７
個目のカウントビットは本来なら８個目のカウントピン
トであり、この１ビツト分だけＲＣ信号は遅らされる形
となって図示のようにフレームパターンのＩ）゛レベル
と一致スることとなる。

このように、３周期連続してパターン不一致が検出され
た時には暴走検出信号を発生するとともに、カウンタ２
１の歩進を１つ停止し、フレームパターンと基準フレー
ムパターンとしてのＲＣ信号のパターンとが一致するよ
うに追い掛けて同期引込を行う。

このカウンタ２１のクロックＣＫのマスク動作は両フレ
ームパターンが３周期連続して一致するまで行われるの
で、必ず同期引込を行うことができる。

この結果、第４図に示すような両フレームパターンが同
期した状態となり、その後にプロセッサー１に暴走が発
生すれば上記の保護段数を含めて正確に暴走を検出する
ことができる。

〔発明の効果〕

以上のように、本発明のプロセッサーのリセット方式に
よれば、プロセッサーから発生されるフレームパターン
を、フレーム同期回路の基準フレームパターンと各プロ
グラム周期毎にビット毎の一致／不一敗を比較して１ビ
ツトでも不一致であればリセット信号を発生してプロセ
ッサーｌをリセットするように構成したので、パルスパ
ターン全てが意味のあるものとなり種々多様なパルスに
対しても一つのパターンしか正常と判定しないため、正
確にプログラムを監視することができ、特に保守要員の
いない加入者宅内のデータ伝送装置にもプロセッサーを
安全に搭載することができる。

また本発明では、所定の保護段数を有する同期保護回路
を設けることにより、フレーム同期回路での比較結果に
よる不一致の数がその保護段数を越えたときに暴走検出
信号を発生することができ、ノイズにより誤ってプロセ
ッサーがリセットされるのを防止することができる。

更に本発明では、暴走検出時に基準フレームパターンを
リセットされたプロセッサーからのフレームパターンに
同期引込することもできるので、リセットされて正常な
ものになったプロセッサーのフレームパターンと基準フ
レームパターンとを同期させておくことができ、次にプ
ロセッサーに暴走が生したときに正確にリセットするこ
とが可能となる。

【図面の簡単な説明】

第１図は本発明に係るプロセッサーのリセット方式を原
理的に示したブロック図、 第２図は本発明に係るプロセッサーのリセット方式を概
念的に説明するためのタイムチャート図、第３図は本発
明に係るプロセッサーのリセット方式に用いるフレーム
同期回路と同期保護回路の一実施例を示す回路図、 第４図及び第５図は第３図の実施例を用いたときの動作
タイムチャート図、 第６図は従来のプロセッサーのリセット方式を示すブロ
ック図、 第７図は暴走パターンを示すためのパルス波形図、であ
る。 第１図において、 ■・・・プロセッサー ２・・・フレーム同期回路、 ３・・・同期保護回路、 ４・・・リセット信号発生部。 図中、同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）プログラムの周期と同一か又はより長い周期で所
   定のフレームパターンを発生するプロセッサー（１）と
   、 基準フレームパターンを有し、該基準フレームパターン
   を該プロセッサー（１）からのフレームパターンと該周
   期毎にビット比較してその比較結果を出力するフレーム
   同期回路（２）と、 該比較結果が不一致を示している時、該プロセッサー（
   １）にリセット信号を与えるリセット信号発生部（３）
   と、 を備えたことを特徴とするプロセッサーのリセット方式
   。
2. （２）該比較結果による不一致数が所定の保護段数を越
   えたときに暴走検出信号を発生する同期保護回路（４）
   を該フレーム同期回路（２）と該リセット信号発生部（
   ３）との間に設けたことを特徴とする請求項１記載のプ
   ロセッサーのリセット方式。
3. （３）該フレーム同期回路（２）が、該暴走検出信号を
   入力し該基準フレームパターンをリセットされた該プロ
   セッサー（１）からのフレームパターンに同期引込する
   ことを特徴とした請求項２記載のプロセッサーのリセッ
   ト方式。