JPH02192144A - ゲートアレイ型半導体装置 - Google Patents
ゲートアレイ型半導体装置Info
- Publication number
- JPH02192144A JPH02192144A JP1011302A JP1130289A JPH02192144A JP H02192144 A JPH02192144 A JP H02192144A JP 1011302 A JP1011302 A JP 1011302A JP 1130289 A JP1130289 A JP 1130289A JP H02192144 A JPH02192144 A JP H02192144A
- Authority
- JP
- Japan
- Prior art keywords
- peripheral circuit
- chip
- circuit chip
- circuit
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲーＩ・アレイ型半導体装置に関する。
従来のゲートアレイ型半導体装置は、第８図に示すよう
に、半導体チップ８０１上の中央部に設けた内部回路領
域８０３及び外部信号の入出力用の周辺回路セル８０２
を有している。周辺回路セル８０２は第９図に示すよう
に、入力バッファ及び出カフ°リバッファ９０５．出力
バッファトランジスタ９０２，９０３．静電耐圧保護回
路、ラッチアップ保護回路９０４の機能ブロックから成
り、インタフェース以外の機能を実現する内部回路領域
８０３と同一の半導体チップ８０１上に形成されていた
。
に、半導体チップ８０１上の中央部に設けた内部回路領
域８０３及び外部信号の入出力用の周辺回路セル８０２
を有している。周辺回路セル８０２は第９図に示すよう
に、入力バッファ及び出カフ°リバッファ９０５．出力
バッファトランジスタ９０２，９０３．静電耐圧保護回
路、ラッチアップ保護回路９０４の機能ブロックから成
り、インタフェース以外の機能を実現する内部回路領域
８０３と同一の半導体チップ８０１上に形成されていた
。
上述した従来のゲートアレイ型半導体装置は、周辺回路
セルと内部回路領域が同一チップ上に構成されており、
充分な出力駆動能力、静電耐圧。
セルと内部回路領域が同一チップ上に構成されており、
充分な出力駆動能力、静電耐圧。
ラッチアップ耐量を確保するためには周辺回路セルに大
きな面積を必要とする。また多ピンに対応するために最
小パッド間隔にするため、周辺回路セルの高さが高くな
り、限られたチップの寸法内では内部回路領域を狭め、
集積度向上の妨げとなるという欠点がある。さらに入力
バッファ及び出力プリバッファ部分は、周辺回路セルの
最大機能に対応可能なように多数のトランジスタを用意
するが、実際の品種ではそのすべてを使用することがな
いため、集積度向上の妨げになるという欠点がある。ま
た、最大外部端子数のパッケージに搭載する為に必要な
数だけの周辺回路セルを有しているが、最大外部端子数
より少ない外部端子数のパッケージに搭載する場合には
未使用周辺回路セルが発生し、集積度向上のさまたげと
なる。逆に、外部端子数が多く内部回路セル使用数が少
ない品種では未使用内部回路セルが発生し、これも集積
度向上の妨げとなるという欠点がある。
きな面積を必要とする。また多ピンに対応するために最
小パッド間隔にするため、周辺回路セルの高さが高くな
り、限られたチップの寸法内では内部回路領域を狭め、
集積度向上の妨げとなるという欠点がある。さらに入力
バッファ及び出力プリバッファ部分は、周辺回路セルの
最大機能に対応可能なように多数のトランジスタを用意
するが、実際の品種ではそのすべてを使用することがな
いため、集積度向上の妨げになるという欠点がある。ま
た、最大外部端子数のパッケージに搭載する為に必要な
数だけの周辺回路セルを有しているが、最大外部端子数
より少ない外部端子数のパッケージに搭載する場合には
未使用周辺回路セルが発生し、集積度向上のさまたげと
なる。逆に、外部端子数が多く内部回路セル使用数が少
ない品種では未使用内部回路セルが発生し、これも集積
度向上の妨げとなるという欠点がある。
本発明のゲートアレイ半導体装置は、パッケージ本体の
中央部に搭載した基本セルを有する内部回路チップと、
前記ゲートアレイ型半導体装置の入出力信号を処理する
周辺回路を有し前記内部回路チップの周囲に配置して搭
載しな周辺回路チップと、前記内部回路チップの周囲の
前記パッケージ本体上に配置して設け前記内部回路チッ
プと前記周辺回路チップとを電気的に接続する配線と、
前記配線の外周に設けて前記周辺回路チップと接続する
電源線及び接地線と、前記周辺回路チップと接続し且つ
前記周辺回路チップの外側に設けた外部回路接続用のリ
ードとを備えている。
中央部に搭載した基本セルを有する内部回路チップと、
前記ゲートアレイ型半導体装置の入出力信号を処理する
周辺回路を有し前記内部回路チップの周囲に配置して搭
載しな周辺回路チップと、前記内部回路チップの周囲の
前記パッケージ本体上に配置して設け前記内部回路チッ
プと前記周辺回路チップとを電気的に接続する配線と、
前記配線の外周に設けて前記周辺回路チップと接続する
電源線及び接地線と、前記周辺回路チップと接続し且つ
前記周辺回路チップの外側に設けた外部回路接続用のリ
ードとを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す平面図、第２図は
本発明の第１の実施例の周辺回路チップの底面図、第３
図は本発明の第１の実施例の周辺回路セルの構成を示す
模式図、第４図は本発明の第１の実施例の内部回路チッ
プのレイアウト図、第５図は本発明の第１の実施例のパ
ッケージ本体の配線のレイアウト図である。
本発明の第１の実施例の周辺回路チップの底面図、第３
図は本発明の第１の実施例の周辺回路セルの構成を示す
模式図、第４図は本発明の第１の実施例の内部回路チッ
プのレイアウト図、第５図は本発明の第１の実施例のパ
ッケージ本体の配線のレイアウト図である。
周辺回路セル５０１は第３図に示すように、Ｐチャネル
出力トランジスタ５１１．Ｎチャネル出力トランジスタ
５１３．ラッチアップ保護回路５１２を内蔵する。静電
保護回路は出力トランジスタ５１１，５１３の一部で構
成される。周辺回路チップ５は周辺回路セル５０１を１
辺に所要数を配列して設けている。リード１との接続用
パッド５０２．配線２との接続用パッド５０３．電源線
６との接続用パッド５０４．接地線７との接続用パッド
５０５．内部回路チップ４のパッド４０１のそれぞれは
バンプを形成している。第５図に示すように、パッケー
ジ本体３にはリードパターン１．配線２．電源線６．接
地線７がそれぞれ設けられ、パッケージ本体３上に形成
されたリードパターン１と周辺内部パターン２に合わせ
て内部回路チップ４と周辺回路チップ５をパッドが下に
向くようにパッケージ本体３上に搭載してリード１とパ
ッド５０２．パッド５０３と配線２．配線２とパッド４
０１をそれぞれ対応させて接続する。また、同様に電源
線６とパッド５０４．接地線７とパッド５０５を接続し
て周辺回路チップ５に電源を供給する。
出力トランジスタ５１１．Ｎチャネル出力トランジスタ
５１３．ラッチアップ保護回路５１２を内蔵する。静電
保護回路は出力トランジスタ５１１，５１３の一部で構
成される。周辺回路チップ５は周辺回路セル５０１を１
辺に所要数を配列して設けている。リード１との接続用
パッド５０２．配線２との接続用パッド５０３．電源線
６との接続用パッド５０４．接地線７との接続用パッド
５０５．内部回路チップ４のパッド４０１のそれぞれは
バンプを形成している。第５図に示すように、パッケー
ジ本体３にはリードパターン１．配線２．電源線６．接
地線７がそれぞれ設けられ、パッケージ本体３上に形成
されたリードパターン１と周辺内部パターン２に合わせ
て内部回路チップ４と周辺回路チップ５をパッドが下に
向くようにパッケージ本体３上に搭載してリード１とパ
ッド５０２．パッド５０３と配線２．配線２とパッド４
０１をそれぞれ対応させて接続する。また、同様に電源
線６とパッド５０４．接地線７とパッド５０５を接続し
て周辺回路チップ５に電源を供給する。
第６図は本発明の第２の実施例を示す平面図、第７図は
本発明の第２の実施例のパッケージ本体の配線のレイア
ウト図である。
本発明の第２の実施例のパッケージ本体の配線のレイア
ウト図である。
内部回路チップ８は長方形に形成されており、内部回路
チップ８のパッドに合わせてパッケージ本体３の配線２
のレイアウトを設定した以外は第１の実施例と同一の構
成を有している。
チップ８のパッドに合わせてパッケージ本体３の配線２
のレイアウトを設定した以外は第１の実施例と同一の構
成を有している。
この実施例では、第１の実施例と同一の外部端子数の品
種を長方形の内部回路チップで形成するため、内部回路
チップの面積を小さくすることができる。そのため多ピ
ン、少ゲート数の品種では内部回路チップ製造コストを
小さくすることができるという利点がある。第１の実施
例の内部回路チップの面積と比較して第２の実施例では
２４％の面積縮小を実現できな。
種を長方形の内部回路チップで形成するため、内部回路
チップの面積を小さくすることができる。そのため多ピ
ン、少ゲート数の品種では内部回路チップ製造コストを
小さくすることができるという利点がある。第１の実施
例の内部回路チップの面積と比較して第２の実施例では
２４％の面積縮小を実現できな。
以上説明したように本発明は、ゲートアレイ半導体装置
において、静電耐圧保護回路、ラッチアづ ツブ保護回路、出力トランジスタ等を含む周辺回路で構
成される周辺回路チップとそれ以外の基本セルを含む内
部回路チップとをパッケージ上で電気的に接続すること
により、チップ寸法の製造限界に対して多くの基本セル
を１チツプ上に形成可となる効果がある。また、周辺回
路チップが独立しているため、内部セル数を犠牲にせず
に静電耐圧、ラッチアップ耐量、出力駆動能力を向上す
ることができる効果がある。さらに、外部端子数に対し
、内部セル使用数が少ない品種では、必要な外部端子数
を確保したうえで内部回路チップを適当な面積に縮小で
きる効果がある。
において、静電耐圧保護回路、ラッチアづ ツブ保護回路、出力トランジスタ等を含む周辺回路で構
成される周辺回路チップとそれ以外の基本セルを含む内
部回路チップとをパッケージ上で電気的に接続すること
により、チップ寸法の製造限界に対して多くの基本セル
を１チツプ上に形成可となる効果がある。また、周辺回
路チップが独立しているため、内部セル数を犠牲にせず
に静電耐圧、ラッチアップ耐量、出力駆動能力を向上す
ることができる効果がある。さらに、外部端子数に対し
、内部セル使用数が少ない品種では、必要な外部端子数
を確保したうえで内部回路チップを適当な面積に縮小で
きる効果がある。
また、実施例１のように、内部回路チップと周辺回路チ
ップとを接続する配線パターンを各辺で平行に作成する
と、同一周辺回路チップ、同一配線パターンを有するパ
ッケージ」１に異なる寸法の内部回路チップが対応可能
となるという効果がある。
ップとを接続する配線パターンを各辺で平行に作成する
と、同一周辺回路チップ、同一配線パターンを有するパ
ッケージ」１に異なる寸法の内部回路チップが対応可能
となるという効果がある。
第１図は本発明の第１の実施例を示す平面図、第２図は
本発明の第１の実施例の周辺回路チップの底面図、第３
図は本発明の第１の実施例の周辺回路セルの構成を示す
模式図、第４図は本発明の第１の実施例の内部回路チッ
プのレイアウト図、第５図は本発明の第１の実施例のパ
ッケージ本体の配線のレイアウト図、第６図は本発明の
第２の実施例を示す平面図、第７図は本発明の第２の実
施例のパッケージ本体の配線のレイアウト図、第８図は
従来の半導体チップの一例を示すレイアウ１〜図、第９
図は従来の周辺回路セルの構成を示す模式図である。 １・・・リード、２・・・配線、３・・パッケージ本体
、４・・・内部回路チップ、５・・・周辺回路チップ、
６・・・電源線、７・・・接地線、８・・・内部回路チ
ップ、５０］・・・周辺回路セル、５０２．５０３，５
０４゜５０５・・・パッド、５０６・・・電源線、５０
７・・・接地線、５０８・・・ラッチアップ保護回路、
５１０・・・パッド、５１１・・・Ｐチャネル出力トラ
ンジスタ、５１２・・・ラッチアップ保護回路、５１３
・・・Ｎチャネル出力トランジスタ、４０１・・パッド
、４０２・・・基本セル、８０１・・・半導体チップ、
８０２・・・周辺回路セル、８０３・・・内部回路領域
、９０１・・・ホンディングパッド、９０２・・・Ｐチ
ャネル出力ｌ・ランジスタ、９０３・・・Ｎチャネル出
力トランジスタ、９０４・・ラッチアップ保護回路、９
０５・・・入力バッファ及び出力バッファ。
本発明の第１の実施例の周辺回路チップの底面図、第３
図は本発明の第１の実施例の周辺回路セルの構成を示す
模式図、第４図は本発明の第１の実施例の内部回路チッ
プのレイアウト図、第５図は本発明の第１の実施例のパ
ッケージ本体の配線のレイアウト図、第６図は本発明の
第２の実施例を示す平面図、第７図は本発明の第２の実
施例のパッケージ本体の配線のレイアウト図、第８図は
従来の半導体チップの一例を示すレイアウ１〜図、第９
図は従来の周辺回路セルの構成を示す模式図である。 １・・・リード、２・・・配線、３・・パッケージ本体
、４・・・内部回路チップ、５・・・周辺回路チップ、
６・・・電源線、７・・・接地線、８・・・内部回路チ
ップ、５０］・・・周辺回路セル、５０２．５０３，５
０４゜５０５・・・パッド、５０６・・・電源線、５０
７・・・接地線、５０８・・・ラッチアップ保護回路、
５１０・・・パッド、５１１・・・Ｐチャネル出力トラ
ンジスタ、５１２・・・ラッチアップ保護回路、５１３
・・・Ｎチャネル出力トランジスタ、４０１・・パッド
、４０２・・・基本セル、８０１・・・半導体チップ、
８０２・・・周辺回路セル、８０３・・・内部回路領域
、９０１・・・ホンディングパッド、９０２・・・Ｐチ
ャネル出力ｌ・ランジスタ、９０３・・・Ｎチャネル出
力トランジスタ、９０４・・ラッチアップ保護回路、９
０５・・・入力バッファ及び出力バッファ。
Claims (1)
- ゲートアレイ型半導体装置において、パッケージ本体の
中央部に搭載した基本セルを有する内部回路チップと、
前記ゲートアレイ型半導体装置の入出力信号を処理する
周辺回路を有し前記内部回路チップの周囲に配置して搭
載した周辺回路チップと、前記内部回路チップの周囲の
前記パッケージ本体上に配置して設け前記内部回路チッ
プと前記周辺回路チップとを電気的に接続する配線と、
前記配線の外周に設けて前記周辺回路チップと接続する
電源線及び接地線と、前記周辺回路チップと接続し且つ
前記周辺回路チップの外側に設けた外部回路接続用のリ
ードとを備えたこと特徴とするゲートアレイ型半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011302A JPH02192144A (ja) | 1989-01-20 | 1989-01-20 | ゲートアレイ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011302A JPH02192144A (ja) | 1989-01-20 | 1989-01-20 | ゲートアレイ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02192144A true JPH02192144A (ja) | 1990-07-27 |
Family
ID=11774203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011302A Pending JPH02192144A (ja) | 1989-01-20 | 1989-01-20 | ゲートアレイ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02192144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012191213A (ja) * | 2011-03-11 | 2012-10-04 | Altera Corp | Ｉ／ｏ積層体を含むシステム及びこのシステムを製造する方法 |
-
1989
- 1989-01-20 JP JP1011302A patent/JPH02192144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012191213A (ja) * | 2011-03-11 | 2012-10-04 | Altera Corp | Ｉ／ｏ積層体を含むシステム及びこのシステムを製造する方法 |
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