JPH03195045A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03195045A JPH03195045A JP1337419A JP33741989A JPH03195045A JP H03195045 A JPH03195045 A JP H03195045A JP 1337419 A JP1337419 A JP 1337419A JP 33741989 A JP33741989 A JP 33741989A JP H03195045 A JPH03195045 A JP H03195045A
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- JP
- Japan
- Prior art keywords
- interface circuit
- internal
- blocks
- semiconductor integrated
- external interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にその入出力
インターフェイス回路用セルのレイアウト方法に関する
。
インターフェイス回路用セルのレイアウト方法に関する
。
従来、この種の半導体集積回路装置は、第３図（Ａ）で
示す様に該半導体集積回路装置とケースまたは回路基板
とを電気接続するためのワイヤボンディングまたはＴＡ
Ｂポンディング用の金属バッド１を半導体集積回路装置
の外周に一列または複数列配列させたパッド領域７と外
部信号と内部信号との間で、電流増幅やレベル変換を行
なう内外部インターフェイス回路用ブロック２が該パッ
ド領域７の内側に１列に並んだ内外部インターフェイス
回路用ブロック領域８と所望の機能を実現させるための
回路を構成するための１または通常複数個のトランジス
タ、抵抗等を配置させた内部基本ブロック３を規則的に
配列した内部領域９よりなっていた。特にゲートアレイ
に代表されるマスタースライス方式半導体集積回路装置
や、スタンダードセル方式半導体集積回路装置等のセミ
カスタム半導体集積回路装置は、はとんど例外なく前記
の構成をとる。
示す様に該半導体集積回路装置とケースまたは回路基板
とを電気接続するためのワイヤボンディングまたはＴＡ
Ｂポンディング用の金属バッド１を半導体集積回路装置
の外周に一列または複数列配列させたパッド領域７と外
部信号と内部信号との間で、電流増幅やレベル変換を行
なう内外部インターフェイス回路用ブロック２が該パッ
ド領域７の内側に１列に並んだ内外部インターフェイス
回路用ブロック領域８と所望の機能を実現させるための
回路を構成するための１または通常複数個のトランジス
タ、抵抗等を配置させた内部基本ブロック３を規則的に
配列した内部領域９よりなっていた。特にゲートアレイ
に代表されるマスタースライス方式半導体集積回路装置
や、スタンダードセル方式半導体集積回路装置等のセミ
カスタム半導体集積回路装置は、はとんど例外なく前記
の構成をとる。
上述した従来の半導体集積回路は、該内外部インターフ
ェイス回路用ブロックが一列に並んでいるため、以下で
説明する様なスピード劣化、信号ピン数減少等の欠点が
生じる。
ェイス回路用ブロックが一列に並んでいるため、以下で
説明する様なスピード劣化、信号ピン数減少等の欠点が
生じる。
近年、プロセスの微細化により集積度が向上し、特に該
内部基本ブロック３を小面積で構成できる様になってき
た。すなわち、マスク目金わせ精度、レジストエツチン
グ精度、プロセス等の改善、最適化により、より小さな
トランジスタで従来より高速、高精度な回路が実現でき
る様になったためである。また前出のゲートアレイ、ス
タンダードセル等では、該内部回路ブロック３に配線を
施し実現された単位機能ブロックをコンピュータで自動
配線させるためにその配線を通す自動配線領域を該基本
内部回路ブロック３間に設けている場合がある。近年、
３層以上の多層配線技術が実用化し、この自動配線領域
が減少した事も、該内部基本ブロック３が小さくなった
大きな原因である。
内部基本ブロック３を小面積で構成できる様になってき
た。すなわち、マスク目金わせ精度、レジストエツチン
グ精度、プロセス等の改善、最適化により、より小さな
トランジスタで従来より高速、高精度な回路が実現でき
る様になったためである。また前出のゲートアレイ、ス
タンダードセル等では、該内部回路ブロック３に配線を
施し実現された単位機能ブロックをコンピュータで自動
配線させるためにその配線を通す自動配線領域を該基本
内部回路ブロック３間に設けている場合がある。近年、
３層以上の多層配線技術が実用化し、この自動配線領域
が減少した事も、該内部基本ブロック３が小さくなった
大きな原因である。
このような内部集積度の向上に伴って信号ピン数増加の
要求も比例して高くなる。この様子を論理ゲートアレイ
において、内部ゲート数と該信号ピン数の相関で示しも
のが第６図である。横軸に該内部ゲート数、縦軸に該信
号ビン数をとっているが、該内部ゲート数の増加に伴い
必要となる該信号ビン数も増加している事がわかる。一
方、該内外部インターフェイス回路用ブロックは、外部
デバイスを駆動するために、もとより大きなデイメンジ
ョンのトランジスタを必要とする事、外部静電気等より
内部素子等を保護するための保護回路を必要とする事、
および多機能化の要求に応じるため、素子点数が多くな
り、微細化は進まない。
要求も比例して高くなる。この様子を論理ゲートアレイ
において、内部ゲート数と該信号ピン数の相関で示しも
のが第６図である。横軸に該内部ゲート数、縦軸に該信
号ビン数をとっているが、該内部ゲート数の増加に伴い
必要となる該信号ビン数も増加している事がわかる。一
方、該内外部インターフェイス回路用ブロックは、外部
デバイスを駆動するために、もとより大きなデイメンジ
ョンのトランジスタを必要とする事、外部静電気等より
内部素子等を保護するための保護回路を必要とする事、
および多機能化の要求に応じるため、素子点数が多くな
り、微細化は進まない。
よって決まったチップサイズで多数の信号ビンを得よう
とすると、−列に並んだ該内外部インターフェイス回路
用ブロックの配列ピッチを狭くスルために、該内外部イ
ンターフェイス回路の長さ方向の寸法が長大化する傾向
にあった。例えばＢ１ＣＭＯＳゲートアレイで、ＴＴＬ
レベルインターフェイスＥＣＬレベルインターフェイス
双方カ可能な該内外部インターフェイス回路用ブロック
は幅が１５０μｍであるのに対し、長さ方向は１ｍｍを
越えてしまう。このように、該内外部インターフェイス
回路用ブロックが長大化すると、回路動作速度の劣化、
チッフコーナ一部でのＩ１０ピン数減少等の弊害が生じ
る。すなわち、該内外部インターフェイス回路のブロッ
ク内配線が長大化し、配線容量が増加する事により、通
常、該ブロック内配線を駆動するトランジスタは比較的
小さいから、ここでの遅延時間が無視できない大きさに
なり、回路動作速度が劣化する。また、第３図（Ａ）に
おいて該内外部インターフェイス回路用ブロックの長辺
を該パッド領域を含んでＸとした時、コーナ一部で該内
外部インターフェイス回路ブロックを特殊化しないと配
置できない空領域面積はＸ２であり該内外部インターフ
ェイス回路用ブロックの長大化と共に拡大し、入出力ピ
ン数が減少してしまう。この空領域に該信号ビンを配置
しようとすると、通常の該内外部インターフェイス回路
用ブロック２を配置しようとすれば、第４ＴＩ！Ｊの様
に内外部接続線接地領域１０を設けざるを得なくチップ
サイズ増大をまねく。また、チップサイズを犠牲にしな
い様にすると、第５図の様に該内外部インターフェイス
回路用ブロックを変形した第２のブロック１１を設計し
なければならず、ケートアレイ等で、あらかじめブロッ
ク内配線で単位機能を実現したファンクションブロック
を用意する時に膨大な工数を必要とする。以上説明した
様に、従来の半導体集積回路装置は該内外部インターフ
ェイス回路用ブロックが一列に並んでいるため、回路動
作速度の劣化、内部ゲート数当たりのＩ１０ピン数の減
少等の欠点が生じる。
とすると、−列に並んだ該内外部インターフェイス回路
用ブロックの配列ピッチを狭くスルために、該内外部イ
ンターフェイス回路の長さ方向の寸法が長大化する傾向
にあった。例えばＢ１ＣＭＯＳゲートアレイで、ＴＴＬ
レベルインターフェイスＥＣＬレベルインターフェイス
双方カ可能な該内外部インターフェイス回路用ブロック
は幅が１５０μｍであるのに対し、長さ方向は１ｍｍを
越えてしまう。このように、該内外部インターフェイス
回路用ブロックが長大化すると、回路動作速度の劣化、
チッフコーナ一部でのＩ１０ピン数減少等の弊害が生じ
る。すなわち、該内外部インターフェイス回路のブロッ
ク内配線が長大化し、配線容量が増加する事により、通
常、該ブロック内配線を駆動するトランジスタは比較的
小さいから、ここでの遅延時間が無視できない大きさに
なり、回路動作速度が劣化する。また、第３図（Ａ）に
おいて該内外部インターフェイス回路用ブロックの長辺
を該パッド領域を含んでＸとした時、コーナ一部で該内
外部インターフェイス回路ブロックを特殊化しないと配
置できない空領域面積はＸ２であり該内外部インターフ
ェイス回路用ブロックの長大化と共に拡大し、入出力ピ
ン数が減少してしまう。この空領域に該信号ビンを配置
しようとすると、通常の該内外部インターフェイス回路
用ブロック２を配置しようとすれば、第４ＴＩ！Ｊの様
に内外部接続線接地領域１０を設けざるを得なくチップ
サイズ増大をまねく。また、チップサイズを犠牲にしな
い様にすると、第５図の様に該内外部インターフェイス
回路用ブロックを変形した第２のブロック１１を設計し
なければならず、ケートアレイ等で、あらかじめブロッ
ク内配線で単位機能を実現したファンクションブロック
を用意する時に膨大な工数を必要とする。以上説明した
様に、従来の半導体集積回路装置は該内外部インターフ
ェイス回路用ブロックが一列に並んでいるため、回路動
作速度の劣化、内部ゲート数当たりのＩ１０ピン数の減
少等の欠点が生じる。
上述した従来の半導体集積回路装置に対し、本発明は内
外部インターフェイス回路ブロックを一辺に複数列配列
するという相違点を有する。
外部インターフェイス回路ブロックを一辺に複数列配列
するという相違点を有する。
本発明の半導体集積回路装置は、パッド領域と複数列配
列された内外部インターフェイス回路用ブロック領域と
、規則的に配列された内部基本ブロック領域とを有して
いる。
列された内外部インターフェイス回路用ブロック領域と
、規則的に配列された内部基本ブロック領域とを有して
いる。
次に、本発明について図面を参照して説明する。
第１図（Ａ）は本発明の一実施例の平面図である。第１
図（Ｂ）は本発明で使用する内外部インターフェイス回
路用ブロックの拡大図である。１は金属パッド、２は内
外部インターフェイス回路用ブロックで、各辺２列に配
置され、３は内部基本ブロックで規則的に配列されてい
る０本実施例においては、該内外部インターフェイス回
路用ブロック２の幅をパッドピッチの２倍としているた
めに、従来例えば第３図（Ａ）の様に内外部インターフ
ェイス回路用ブロック２の幅をパッドピッチと等しくと
っているレイアウトに対して該内外部インターフェイス
回路用ブロック２の長さが約半分になっており、例えば
第１図（Ｂ）と第３図（Ｂ）の比較において配線４の長
さを大幅に短縮でき、この部分の配線容量充放電時間を
短縮できる。
図（Ｂ）は本発明で使用する内外部インターフェイス回
路用ブロックの拡大図である。１は金属パッド、２は内
外部インターフェイス回路用ブロックで、各辺２列に配
置され、３は内部基本ブロックで規則的に配列されてい
る０本実施例においては、該内外部インターフェイス回
路用ブロック２の幅をパッドピッチの２倍としているた
めに、従来例えば第３図（Ａ）の様に内外部インターフ
ェイス回路用ブロック２の幅をパッドピッチと等しくと
っているレイアウトに対して該内外部インターフェイス
回路用ブロック２の長さが約半分になっており、例えば
第１図（Ｂ）と第３図（Ｂ）の比較において配線４の長
さを大幅に短縮でき、この部分の配線容量充放電時間を
短縮できる。
また、コーナ一部においても第１図（Ｃ）で示す様に無
理なく該内外部インターフェイス回路用ブロック２を配
置する事ができる。ここで６は内外部接続配線を示して
いる。該内外部インターフェイス回路用ブロックの入出
力端子とパッドの接続は第１図（Ａ）のように交互に接
続線５で行なえばよく、外周ブロックと内周ブロックの
各々を鏡面対称になる様レイアウトすれば前出ファンク
ションブロックは１種類で済む。
理なく該内外部インターフェイス回路用ブロック２を配
置する事ができる。ここで６は内外部接続配線を示して
いる。該内外部インターフェイス回路用ブロックの入出
力端子とパッドの接続は第１図（Ａ）のように交互に接
続線５で行なえばよく、外周ブロックと内周ブロックの
各々を鏡面対称になる様レイアウトすれば前出ファンク
ションブロックは１種類で済む。
第２図は本発明の他の実施例の平面図である。
各辺２列に配列された該内外部インターフェイス回路用
ブロック２の内周と外周を千鳥状にずらして配列してレ
イアウトである。この実施例では内周のブロックと外周
のブロックを同一方向に配列しても、接続線５どおしが
ショートせずに済み、レイアウトが単純になるという利
点がある。
ブロック２の内周と外周を千鳥状にずらして配列してレ
イアウトである。この実施例では内周のブロックと外周
のブロックを同一方向に配列しても、接続線５どおしが
ショートせずに済み、レイアウトが単純になるという利
点がある。
また、本発明において、内周の該内外部インターフェイ
ス回路用ブロックとパッドを接続する接続線５が従来例
より長くなり、接続線５の寄生容量が増加するが、この
部分は本半導体集積回路装置の出力回路内の外部駆動用
トランジスタもしくは外部半導体集積回路装置の信号で
駆動される部分であり、大電流によるから寄生容量充放
電時間の増加は無視できるので心配ない。
ス回路用ブロックとパッドを接続する接続線５が従来例
より長くなり、接続線５の寄生容量が増加するが、この
部分は本半導体集積回路装置の出力回路内の外部駆動用
トランジスタもしくは外部半導体集積回路装置の信号で
駆動される部分であり、大電流によるから寄生容量充放
電時間の増加は無視できるので心配ない。
以上説明したように本発明は、内外部インターフェイス
回路用ブロックを一辺に複数列配列する事により、内外
部インターフェイス回路の高速化及び多ピン化を同時に
達成できる効果がある。また、簡単のために、本発明に
おいては、同一インターフェイス回路用プロ、りを２列
配列させた例を用いたが、３列以上に配列させた場合で
あっても、違う種類の形状のインターフェイス回路用ブ
ロックが混在しても、同様の効果が得られる事は明らか
である。
回路用ブロックを一辺に複数列配列する事により、内外
部インターフェイス回路の高速化及び多ピン化を同時に
達成できる効果がある。また、簡単のために、本発明に
おいては、同一インターフェイス回路用プロ、りを２列
配列させた例を用いたが、３列以上に配列させた場合で
あっても、違う種類の形状のインターフェイス回路用ブ
ロックが混在しても、同様の効果が得られる事は明らか
である。
第１図（Ａ）は本発明の第１の実施例を示す平面図、第
１図（Ｂ）は本発明の半導体集積回路装置に使用する内
外部インターフェイス回路用ブロックの該略配線バタン
を示す図、第１図（Ｃ）は本発明の第１の実施例のチッ
プレイアウトのコーナ一部分を示した図、第２図は本発
明の第２の実施例を示す平面図、第３図（Ａ）は従来の
半導体集積回路装置の全体平面図、第３図（Ｂ）は従来
の半導体集積回路装置に使用される内外部インターフェ
イス回路用ブロックの該略配線パタンを示す図、第４図
は従来の半導体集積回路装置でコーナ一部分にも通常の
内外部インターフェイス回路用ブロックを配置したチッ
プレイアウトを示す図、第５図は従来の半導体集積回路
装置でコーナ一部に第２の形状の内外部インターフェイ
ス回路用ブロックを配置したチップレイアウトを示す図
、第６図は内部ゲート数と必要信号ビン数との相関を両
対数表示で示した図である。 １は金属パッド、２は内外部インターフェイス回路用ブ
ロック、３は内部基本ブロック、４は配線、５は接続線
である。
１図（Ｂ）は本発明の半導体集積回路装置に使用する内
外部インターフェイス回路用ブロックの該略配線バタン
を示す図、第１図（Ｃ）は本発明の第１の実施例のチッ
プレイアウトのコーナ一部分を示した図、第２図は本発
明の第２の実施例を示す平面図、第３図（Ａ）は従来の
半導体集積回路装置の全体平面図、第３図（Ｂ）は従来
の半導体集積回路装置に使用される内外部インターフェ
イス回路用ブロックの該略配線パタンを示す図、第４図
は従来の半導体集積回路装置でコーナ一部分にも通常の
内外部インターフェイス回路用ブロックを配置したチッ
プレイアウトを示す図、第５図は従来の半導体集積回路
装置でコーナ一部に第２の形状の内外部インターフェイ
ス回路用ブロックを配置したチップレイアウトを示す図
、第６図は内部ゲート数と必要信号ビン数との相関を両
対数表示で示した図である。 １は金属パッド、２は内外部インターフェイス回路用ブ
ロック、３は内部基本ブロック、４は配線、５は接続線
である。
Claims (5)
- （１）各辺複数列に内外部インターフェイス回路ブロッ
クが配列された事を特徴とする半導体集積回路装置。 - （２）装置がマスタスライス方式のものであることを特
徴とする特許請求の範囲第（１）項記載の半導体集積回
路装置。 - （３）各辺２列に配列された内外部インターフェイス回
路ブロック列の内周列の該ブロックと外周列の該ブロッ
クの配置方向が鏡面対称であり、内周列の該ブロック境
界と外周列の該ブロック列の境界が同一線上にある事を
特徴とした特許請求の範囲第（２）項記載の半導体集積
回路装置。 - （４）各辺２または複数列に配列された内外部インター
フェイス回路ブロック列の各局の該ブロック列の境界が
同一直線上になく、各局列の配置方向が各辺で全週一定
である事を特徴とした特許請求の範囲第（２）項記載の
半導体集積回路装置。 - （５）各列の内外部インターフェイス回路ブロックが全
て同一形状である事を特徴とした特許請求の範囲第（２
）記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337419A JP2940036B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337419A JP2940036B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03195045A true JPH03195045A (ja) | 1991-08-26 |
| JP2940036B2 JP2940036B2 (ja) | 1999-08-25 |
Family
ID=18308456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337419A Expired - Fee Related JP2940036B2 (ja) | 1989-12-25 | 1989-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940036B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026130A (ja) * | 2000-07-06 | 2002-01-25 | Nec Microsystems Ltd | 半導体集積回路及びｉ／ｏブロック配置方法 |
| US7495296B2 (en) | 2004-06-01 | 2009-02-24 | Panasonic Corporation | Semiconductor integrated circuit device |
| JP2011003923A (ja) * | 2010-09-08 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路及びｉ／ｏブロック配置方法 |
| WO2016063458A1 (ja) * | 2014-10-24 | 2016-04-28 | 株式会社ソシオネクスト | 半導体集積回路装置 |
-
1989
- 1989-12-25 JP JP1337419A patent/JP2940036B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026130A (ja) * | 2000-07-06 | 2002-01-25 | Nec Microsystems Ltd | 半導体集積回路及びｉ／ｏブロック配置方法 |
| US7495296B2 (en) | 2004-06-01 | 2009-02-24 | Panasonic Corporation | Semiconductor integrated circuit device |
| JP2011003923A (ja) * | 2010-09-08 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路及びｉ／ｏブロック配置方法 |
| WO2016063458A1 (ja) * | 2014-10-24 | 2016-04-28 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| JPWO2016063458A1 (ja) * | 2014-10-24 | 2017-08-03 | 株式会社ソシオネクスト | 半導体集積回路装置 |
| US10002832B2 (en) | 2014-10-24 | 2018-06-19 | Socionext, Inc. | Semiconductor integrated circuit device |
| US10446492B2 (en) | 2014-10-24 | 2019-10-15 | Socionext Inc. | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2940036B2 (ja) | 1999-08-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |