JPH02193098A - 電子時計 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ランダム・アクセス・メモリー（以下ＲＡＭ
と略す）及び加算回路等から成り、デジットタイミング
で処理されるいわゆるダイナミック方式の電子時計に関
する。

本発明の目的は、消費電力を削減することにあり、更に
はアラーム時刻と計時時刻が一致したか否かを比較する
アラーム−数回路を簡単な構成にすることにある。

近年、電子時計も多機能化が進み、それとともに多機能
化した場合回路構成上有利な前述のダイナミック回路方
式が一般化しつつある。ダイナミック回路方式も記憶回
路にシフトレジスターを用いたものと、ＲＡＭを用いた
ものが考えられるが、本発明は時計という特殊な条件を
満足させるため１次の理由によりＲＡＭを採用している
。

■回路構成上、ＲＡＭはビット並列構成にできるのでデ
ジットクロックを低くでき、このため低消費電流となる
。

■記憶情報１ビットあたりの素子数がＲＡＭの方が少な
い。

■メモリーにＲＡＭを用い、桁上げ検出回路等にプログ
ラマブル・ロジック・アレイ（以下ＰＬＡと略す）を用
いた場合、仕様変更が容易である。

以下、実施例に基き説明する。

第１図に、実施例のブロックダイヤグラムを示す、実施
例は基本時計として秒１分、時、日、月、嗜を有し、付
加機能としてアラーム機能とクロノグラフ機能を有して
おり、回路構成は並列動作する２系列のＲＡＭを有し、
第１のＲＡＭ系列は基本時計、第２のＲＡＭ系列はアラ
ーム機能とクロノグラフ機能及び制御系を一部含んでい
る。

この回路構成は、２系列のＲＡＭを並列構成することに
より、デジットクロックを低い周波数にできるので低消
費電力になること、アラーム時刻の各桁と一致比較する
第１のＲＡＭ系列内の基本時計の該当桁を第２のＲＡＭ
系列内のアラーム時刻の各桁と同一デジットに割り付け
ることにより、基本時計の時刻がアラーム時刻と一致し
たか否かを判断するアラーム一致比較回路が簡単になる
という特徴を有す。

第１図において、ｌは水晶発振器、２はｌ／２５の分周
回路、３はｌ／２６の分周回路、４は昇圧回路、５はり
、−Ｄ、−及びＴ、〜Ｔ４を作成するデジット　Ｔ信号
形成回路、６．７はクロノグラフ用１／１２．８及びｌ
／１０分周回路、８〜３０はＲＡＭ、３Ｉ、３２は半加
算回路、３３．３４．３７．３８はラッチ回路群、３５
．３６は桁上げ検出用ＰＬＡ、３９．４０はＲＡＭ書き
込みゲート、４１はアラーム−数棟出回路、４２はアラ
ーム制御回路、４３はアラーム駆動回路、４４はアラー
ム信号形成回路、４５は時、分、秒、曜／月・日・曜／
アラーム設定時刻／クロノグラフのいずれかの表示を切
り換えるための表示切り換え回路、４６はデコーダー、
４７はデジットごとに出力されるデコーター出力をワー
ド間保持するための表示ラッチ回路、４８は液晶駆動回
路であるａＯａ＋〜ＯＡ４１０ｍ＋〜０，４はＲＡＭ書
き込み信号で、毎デジットＴ４のタイミングで書き込み
動作を行う。

工□〜Ｉａ４．Ｉｓｔ〜ＩＩ４はＲＡＭ読み出し信号で
デジットで指定されるＲＡＭをＲＥＡＤする。

Ｑ　ａ＋〜Ｑ　Ａ４、Ｑ□〜Ｑ□はデーター出力信号。

Ｓ、、Ｓ、は桁上げ信号である。ＲＡＭは図に示すよう
に割り当ててあり、特にアラームの一致をとるり、〜Ｄ
マの分〜Ａ″／ｐｖが基本時計とアラーム設定時刻で同
一デジットに割り当てであることに特徴がある。

第１図のＲＡＭ系列ＲＡＭ−ＡにおいてデジットＤ　１
ｍ４　Ｄ　Ｉ６１第２のＲＡＭ系列ＲＡＭ−Ｈにおいて
り、とＤＩｓ−Ｄｌ、に割り付けられたＲＡＭは空白で
あるが、ここは将来の仕様変更のためにＲＡＭを形成し
ておいて遊ばしておいても良いし、本実施例のようにり
、〜Ｄ　＋ａに該当するＲＡＭを形成しなくても良い、
また、ＲＡＭ８〜１９及び３１．３３．３５．３７．３
９で第１のＲＡＭ系列ループを形成し、２０〜３０及び
３２．３４．３６．３８．４０で第２のＲＡＭ系列ルー
プを形成している。なお、ＲＡＭはデジット内４Ｂｉｔ
並列に構成されている。

第２図にデジット信号とＴ信号のタイミングチャートを
示す０本実施例ではＩ　Ｗａｒｄ、　　１６　Ｈｚ、デ
ジット間隔１／２５６　、　Ｓ、　Ｔｍ　、　Ｔｓ　、
　Ｔ４のＴ間隔はｌ／１０２４、Ｓ、Ｔの幅は３０ｕｓ
である。

第３図に、ＲＡＭを使用したダイナミック回路方式の理
解を容易にするため、基本時計（ＲＡＭ−Ａ系列）の加
算回路−ラッチ−ＰＬＡ−ＲＡＭ書き込みゲートの一部
回路図を示す、排他的論理回路４９とＡＮＤゲート５０
で第１図の半加算回路３１を形成し、ラッチ５１は第１
図３５に相当する。マス目状部分で第１図３５のＰＬＡ
を形成し、Ｔ、で動作する。白丸部はＡＮＤゲート、黒
丸部は出力用ＯＲゲートを形成している。−例を示せば
ｌ／１６のゲートはＤｒ　、　Ｑ−４，Ｑａｓ、Ｑ　ｈ
ａ、Ｑ　Ａｌを入力とする５人力ＡＮＤゲートで出力は
１／１６．１０進、６進ターム出力とＮＯＲゲートをと
ってＳ、ｌに出力される。ラッチ５２．５３が第１図３
７に相当し、ゲート５４〜５８は第１図３９のＲＡＭ書
き込みゲート３９に相当する。

動作を説明すると、ＲＡＭはｌワード１６Ｈｚ（デジッ
ト繰り返し周波数も同じ１６Ｈｚ）で動作しているので
、ＯＲゲート５８によってＤｌを桁上げ信号Ｓ、に入れ
ることにより、ＲＡＭ−ＡのＤｌに割り付けられたｌ／
１６分周は１６Ｈｚで加算される。加算によってり、タ
イミングにおけるＱ　Ａ　ｌ−Ｑ　Ａ４が全てＨｉｇｈ
に、すなわちＱＡＩ〜Ｑ　ａ　４が１１１１から０００
０になるとＰＬＡで０検出をしてＳｌｌに出力し、ラッ
チ５３によって次のデジットまで桁上げ信号がホールド
されて、上位桁のＤ２の秒桁にＩＨｚ桁上げを行う６秒
の桁が１０回加算されると１０進検出タームがＱ　Ａｍ
とＱ　Ａ４の１１（すなわちｌＯ進１０）を検出し、Ｓ
ｏに出力する。Ｓ、ｌが出力されるとラッチ５３により
り、のＴ３タイミングからＤ３のＴｓのタイミングまで
桁上げ信号がホールドされ、ｌＯを検出したＤ２のＲＡ
Ｍ内容をリセットゲート５４でＤ２．Ｔ、のタイミング
でリセットするとともに、桁上げ信号Ｓ、によってＤｓ
、Ｔｘのタイミングで上位桁１０秒の桁に桁上げする。

１２進の桁は０時から１１時あるいは０月から１１月で
なく、１時〜１２時、１月〜１２月に設定しなくてはい
けないため、ＰＬＡで１３を検出したらリセットゲート
５４でＯＡ２〜ＯＡ４をリセットするとともに、ＯＲゲ
ート５５でＯＡｌをＨｉｇｈにしてｌをＲＡＭに書き込
む、上記以外の桁も上述と同様の要領で動作する。なお
、ＰＬＡでｌＯ進、６進、１２進のゲートが複数あるの
は、例えば１０進ならｌＯ〜１６の非存在数字を検出し
、リセットするためのゲートである。

第４図に、第１図４１のアラーム一致検出回路の詳細図
を示す、この回路動作は、ＤｓタイミングでＮＡＮＤゲ
ート６２．６３からなる５ｅｔ−Ｒｅｓｅｔ　　ＦＦを
リセットして初期状態を定める。ＥＸ−ＯＲ５９でＯＡ
比出力Ｏ１出力が一致しているか否かを検出し、ＮＡＮ
Ｄゲート６１でＴ３タイミングの時のみゲートを用いて
ＯＡ出力０、出力が一致していない場合、５ｅｔ−Ｒｅ
ｓｅｔ　　ＦＦをセットし不一致をり、、Ｔ、のタイミ
ングでラッチし、ＳｅをＬｏｗにする６Ｄ４〜Ｄ１のデ
ジット期間ＯＡ〜０．が一致していれば５ｅｔ−Ｒｅｓ
ｅｔ　　ＦＦはセットされないのでＳｅはＨｉｆｉｈで
ある。このように、アラーム−致をとる桁が第１のＲＡ
Ｍ系列と第２のＲＡＭ系列で各々対応桁が同一デジット
に割り付けられているので、シリアルに時間タイミング
をとるだけで簡単にアラーム一致がとれるのである。

以上の実施例の説明から明らかなように、本発明によれ
ば低消費電力が実現でき、しかもアラーム−数回路が簡
略化できる等その効果は大きい。

【図面の簡単な説明】

第１図は、本発明から成る電子時計のブロックダイヤグ
ラム図である。 第２図は、デジット及びＴ信号のタイミングチャート図
。 第３図は、第１のＲＡＭ系列の加算回路−ラッチ、ＰＬ
Ａ−ラッチ−ＲＡＭ書き込みゲートの一部回路図。 第４図は、アラーム−数棟出回路図。 １　・　・　・　・　・ ５　・　・　・　・　・ ８〜３０　・　・ ３　ｌ、　３２　・ ３３、３４． ３５、３６　・ ３９、４０　・ ４　ｌ　・　・　・　・ ・時間標準源 ・デジット、Ｔ信号発生回路 ・ＲＡＭ ・半加算回路 ３７．３８ ・ラッチ ・ＰＬＡ ・ＲＡＭ書き込みゲート ・アラーム一致検出回路 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）手続補正書 （自発） 平成　元年１２月２２日 １゜ 手続補正書 特許請求の範囲を別紙の如く補正する。 ２、発明の名称 電子時計 ２、明細書第２頁１２行目〜１５行目 「本発明の目的は〜構成することにある。」とあるを ｒ本発明の目的は、消費電力を削減することにある。」
と補正する。 ３、補正する者 事件との関係　　出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役　　中　村　恒　也 ４、代理人 ３、明細書第４真３行目〜第４頁９行目「低消費電力に
なること、アラーム時刻の名指と〜簡単になるという特
徴を有す。」とあるを「低消費電力になる特徴を有する
。」と補正する。 補正の対象 連絡先酋３４８−８５３１　　内線２６１０〜２６１３
（特許請求の範囲、発明の詳細な説明）４、明細書第４
真３Ｏ行目 「第１図において、１は水晶発振器、２は１／２５」と
あるを 「本願発明の一実施例である第１図において、１は時間
標準源である水晶発振器、２は１／２’　。 と補正する。 ５、明細書第４頁第１２目 ｒ　１　／　２６　Ｊとあるを ｒｌ／２”」と補正する。 ６、明細書第４頁第１２行目〜第１３行目「Ｔ２〜Ｔ、
を作成するデジット。」とあるを「Ｔ２〜Ｔ４を作成す
る信号形成手段であるデジット。」と補正する。 ７、明細書第４頁第１４行目〜第１５行目「８〜３０は
ＲＡＭ、３１．３２」とあるを「８〜３０はＲＡＭ、３
１〜４０は計時手段であり、例えば３１．３２」と補正
する。 ８、明細書筒４頁１７行目〜第１９行目「４１はアラー
ム−数構出回路」とあるを［４１はアラーム−数棟出手
段であるアラーム−数構出回路」と補正する。 ９、明細書第９頁１４行目〜第１６行目「以上の実施例
の説明から〜その効果は大きい。 」とあるを 「以上の実施例の説明から明らかなように、本発明によ
れば共通のタイミング信号で第１及び第２のＲＡＭに記
憶されているデジットを読み出しするので低消費電力が
実現できる。」と補正する。 特許請求の範囲 左彬ｄ１成よトれ擾ユことを特徴とする電子時計。

Claims (1)

1. 【特許請求の範囲】 １）時間標準源、タイミング信号発生回路、表示手段、
   デジット毎にビットパラレルに形成されたランダム・ア
   クセス・メモリー（ＲＡＭ）、加算回路、桁上げ検出回
   路、ＲＡＭ書き込みゲート回路から少なくも構成され、
   前記ＲＡＭは異った情報を記憶する複数のＲＡＭ系列を
   有する電子時計。 ２）同一タイミングで並列動作する複数のＲＡＭ系列、
   及び各々複数の加算回路、桁上げ検出回路、ＲＡＭ書き
   込みゲート回路から構成されることを特徴とする特許請
   求範囲第１項記載の電子時計。 ３）時刻計時情報を記憶する第１のＲＡＭ系列、アラー
   ム時刻を記憶する第２のＲＡＭ系列、及びアラーム時刻
   と計時時刻が一致したか否かを判別するためのアラーム
   一致比較回路を有し、アラーム一致比較される第１のＲ
   ＡＭ系列と第２のＲＡＭ系列の同一機能の桁が同一デジ
   ットに割り当てられたことを特徴とする特許請求範囲第
   ２項記載の電子時計。