JPH02194691A - セラミック基板のｉ／ｏパッドの形成方法 - Google Patents

セラミック基板のｉ／ｏパッドの形成方法

Info

Publication number
JPH02194691A
JPH02194691A JP1013211A JP1321189A JPH02194691A JP H02194691 A JPH02194691 A JP H02194691A JP 1013211 A JP1013211 A JP 1013211A JP 1321189 A JP1321189 A JP 1321189A JP H02194691 A JPH02194691 A JP H02194691A
Authority
JP
Japan
Prior art keywords
pad
layer
ceramic substrate
solder
pin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1013211A
Other languages
English (en)
Other versions
JPH0632367B2 (ja
Inventor
Kazuaki Sato
和昭 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1013211A priority Critical patent/JPH0632367B2/ja
Priority to CA002008284A priority patent/CA2008284C/en
Priority to EP90300682A priority patent/EP0380289B1/en
Priority to DE69031394T priority patent/DE69031394D1/de
Priority to US07/469,788 priority patent/US5061552A/en
Publication of JPH02194691A publication Critical patent/JPH02194691A/ja
Publication of JPH0632367B2 publication Critical patent/JPH0632367B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/093—Connecting or disconnecting other interconnections thereto or therefrom, e.g. connecting bond wires or bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0317—Thin film conductor layer; Thin film passive component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2081—Compound repelling a metal, e.g. solder
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Multi-Conductor Connections (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 セラミック基板のＩ／Ｏパッドの形成方法に関し、特に
、Ｉ／Ｏピン立設用パッドと改造用パッドとを連結する
連結パターン上に有効なソルダーダムを形成することが
できるセラミック基板の！／Ｏパ′ツドの形成方法に関
し、 改造用パッドからＩ／Ｏピン立設用バッドへの半田の流
出を確実に防止できるソルダーダムを形成することがで
きるセラミック基板のＩ／Ｏパッドを提供することを目
的とし、 セラミック基板表層にニッケル層を外層とするＩ／Ｏパ
ターンを形成した後、Ｉ／Ｏパターン上に金メッキ層を
積層してＩ／Ｏピン立設用バッドおよび改造用パッドを
形成し、 次いで、前記セラミック基板の表層にチタン層を積層し
た後、セラミック基板を加熱して前記■／Ｏピン立設用
パッドと改造用パッドとを連結する連結パターンのニッ
ケル層をチタン−ニッケル金属間化合物に変化させ、 その後、チタン層を除去するように構成する。
〔産業上の利用分野〕
セラミック基板のＩ／Ｏパッドの形成方法に関し、特に
、Ｉ／Ｏピン立役用パッドと改造用パッドとを連結する
連結パターン上に有効なソルダーダムを形成することが
できるセラミック基板のＩ／Ｏパッドの形成方法に関す
るものである。
一般に、セラミック基板の表層には、第３図に示すよう
に、マザーボード上のパスライン等に接続するためのＩ
／Ｏビン５０を立設固定するためのＩ／Ｏピン立設用パ
ッド５とともに改造用パッド６が設けられており、該改
造用パッド６間をディスクリートワイヤ等により適宜接
続することにより基板の改造が可能なようにされている
が、基板改造作業時に改造用パッド６に供給されている
半田６０をリフローした際に半田６０がＩ／Ｏピン立設
用パッド５側に流出すると、該Ｉ／Ｏピン立設用パッド
５上にＩ／Ｏピン５０を固定している半田５１のフィレ
ット形状が崩れ、Ｉ／Ｏピン５０の固定強度が低下する
等の不具合があるために、Ｉ／Ｏピン立設用パッドピン
５０立設用パッド５と改造用パッド６とを連結する連結
パターン８上に半田６０の流出を防止するためのソルダ
ーダム８０を形成する必要がある。
このような事情の下において、連結パターン８上に確実
なソルダーダム８０が形成されたＩ／Ｏパッド／Ｏが求
められている。
〔従来の技術〕
従来のＩ／Ｏパッド／Ｏは、第３図に示すように、銅層
３０、ニッケル層２、金メッキ層４の三層構造を有して
構成され、連結パターン８上にポリイミド等を半田６０
の流出に対する障害物として積層することによりソルダ
ーダム８０としての機能を発揮させている。
（発明が解決しようとする課題） しかし、上述した従来例においては、金メッキ層４と半
田６０との拡散係数が大きいためにソルダーダム８０の
基礎となっている金メッキ層４中を通って半田がＩ／Ｏ
ビン立設用パッド５側に流出してしまい、ソルダーダム
８０を設けても、その機能を完全に果たすことができな
いという欠点を有するものであった。
本発明は、以上の欠点を解消すべくなされたものであっ
て、改造用パッド６からＩ／Ｏピン立設用パッド５への
半田の流出を確実に防止できるソルダーダム８０を形成
することのできるセラミック基板のＩ／Ｏパッドの形成
方法を提供することを目的とする。
〔課題を解決するための手段〕
そして本発明によれば上記目的は、 セラミック基板１表層にニッケル層２を外層とするＩ／
ＯノＣターン３を形成した後、Ｉ／Ｏパターン４３上に
金メッキ層４を積層してＩ／Ｏピン立設用パッド５およ
び改造用パッド６を形成し、次いで、前記セラミック基
板ｌの表層にチタン層７を積層した後、セラミック基板
１を加熱して前記Ｉ／Ｏピン立設用パッド５と改造用パ
ッド６とを連結する連結パターン８のニッケル層２をチ
タン−ニッケルの金属間化合物９に変化させ、その後、
チタン層７を除去することを特徴とするセラミック基板
のＩ／Ｏパッドの形成方法を提供することにより達成さ
れる。
〔作用〕
上記構成に基づき、本発明におけるセラミック基板ｌの
表層部にチタン層７を形成する工程により、セラミック
基板１の全表層は、チタン薄膜７で覆われる。チタンは
、弗化水素等の溶剤に容易に溶解するとともに、適当な
温度環境の下でニッケルとの間に上記溶剤に安定な金属
間化合物９を形成し、この金属間化合物９は、半田との
濡れ性が極めて悪いことが一般に知られている。　本発
明は、このようなチタンの特性に着目してなされたもの
で、チタン層形成工程に先立つＩ／Ｏパターン３の形成
工程においては、連結パターン８おいてのみニッケルが
露出されているＩ／Ｏパターン３が形成される。この工
程に次ぐチタン層形成工程、および加熱工程により、Ｉ
／Ｏパターン３上に積層されたチタンは、ニッケルとの
接触部、すなわち、連結パターン８上においてのみチタ
ン−ニッケルの金属間化合物９に変化する。このため、
加熱工程に続くエツチング工程においては、チタン−ニ
ッケルの金属間化合物９に変化した連結パターン８のみ
が残留し、他のチタン層７は、除去される。
以上の工程によりセラミック基板１の表層には、金メッ
キ層４を最外層とし、半田濡れ性が良好なパッド５．６
と、チタン−ニッケルの金属間化合物９を最外層とする
ために半田濡れ性が悪く、良好なソルダーダム８０とし
ての機能を備えた連結パターン８とが併存するＩ／Ｏパ
ッドｌＯが形成されることとなる。
〔実施例〕
以下、本発明の望ましい実施例を添付図面に基づいて詳
細に説明する。
第１図　において１は、内部に多層配線されたセラミッ
ク基板を示すもので、その表層には、ポリイミド絶縁層
／Ｏが形成されている。この絶縁層ｌＯ上には、スパッ
タリング法により形成される銅とニッケルのスパッタ層
３０．２と、半田濡れ性を向上させるための金メッキ層
４が積層されて、図示しないヴイアを介してセラミック
基板ｌ内層に導通するＩ／Ｏパターン３が形成される。
以上のように構成されたセラミック基板１は、連結パタ
ーン８上に乗った金メッキ層４のみがエツチングにより
選択除去され、銅、ニッケルのスパッタ層３０．２、お
よび金メッキ層４の三層構造を有するＩ／Ｏピン立設用
パッド５と改造用パッド６、および表層の金メッキ層４
が除去されてニッケル層２を最外層とする連結パターン
８とが形成される。
この後、セラミック基板ｌの表層には、チタンのスパッ
タ層７が積層され、次いでｓｏｏ”ｃで６０分から９０
分の間加熱される。この加熱工程により、金メッキ層４
の上に積層され、ニッケル層２との接触がないＩ／Ｏピ
ン立設用パッド５、および改造用パッド６上のチタン層
７は何らの変化も受けることはないが、連結パターン８
上のチタンスパッタ層７は、その下層のニッケル層２と
の間に金属間化合物Ｔｉ、−Ｎｉ３を形成し、連結パタ
ーン８は、チタン−ニッケルの金属間化合物９で覆われ
た状態となる。
次いでセラミック基板１は、１パ一セント程度の弗化水
素溶剤中に浸漬される。この工程において、連結パター
ン８上のチタン−ニッケルの金属間化合物９は弗化水素
溶剤に溶解しないためにそのまま残留し、弗化水素溶剤
に溶解するＩ／Ｏピン立設用バッド５、改造用パッド６
、およびポリイミド絶縁層／Ｏ上のチタンスパッタ層７
のみが選択的に溶解されることとなり、セラミック基板
１上には、第２図に示すように金メッキ層４を最外層と
する夏／Ｏピン立設用パッド５、および改造用パッド６
と、チタン−ニッケル金属間化合物９を最外層に持つ連
結パターン８とからなるＩ／ＯバッドｌＯが形成される
。
以上のようにして形成されたＩ／Ｏパッド／Ｏにおける
Ｉ／Ｏピン立設用バッド５、および改造用パッド６上に
は、スクリーン印刷等、適宜の手段を用いて半田５１．
６０が供給され、その後、Ｉ／Ｏピン立設用パッド５上
に図示しないＩ／Ｏピン５ｏが立設固定される。この場
合、基板改造に際して改造用パッド６上の半田６０をリ
フローさせた時にＩ／Ｏピン立設用パッド５上の半田５
１が溶融してＩ／Ｏピン５０が脱落するのを防止するた
めに、Ｉ／Ｏピン立設用パッド５上には、高融点の半田
を使用し、改造用パッド６上には、低融点の半田を使用
するのが望ましい。
したがってこの実施例によれば、基板改造時に改造用パ
ッド６上の半田をリフローさせても、溶融した半田が連
結パターン８を流動できないために、該連結パターン８
を超えてＩ／Ｏピン立設用パッド５に至ることはなく、
確実にソルダーダム８０として機能することとなる。
（発明の効果〕 以上の説明から明らかなように、本発明によるセラミッ
ク基板のＩ／Ｏパッドの形成方法によれば、連結パター
ンの最外層に半田濡れ性の悪いチタン−ニッケルの金属
間化合物を形成するので、確実に１７０ピン立設用パツ
ドと改造用パッドとの間にソルダーダムを形成すること
ができる。　また、従来の連結パターン上にソルダーダ
ムを物理的に構築する方法においては、該ソルダーダム
を構築するためのフォトプロセスを必要とするが、本発
明においては、チタンスパッタ層の積層工程に続く加熱
工程により選択的に金属間化合物が形成され、この金属
間化合物が、続くエツチング工程におけるレジストとし
て作用するために、フォトプロセスを要せず、全体の工
程を簡略化することができる。
第３図は従来例を示す図である。
図において、 ｌはセラミック基板、 ２はニッケル層、 ３はＩ／Ｏパコーン、 ４は金メッキ層、 ５は夏／Ｏピン立設用パッド、 ６は改造用パッド、 ７はチタンスパッタ層、 ８は連結パターン、 ９は金属間化合物、 ／ＯはＩ／Ｏパッドである。
【図面の簡単な説明】
第１図は本発明の途中工程を示す図、 第２図は本発明により形成されたＩ／Ｏパッドを示す図
、

Claims (1)

  1. 【特許請求の範囲】 セラミック基板（１）表層にニッケル層（２）を外層と
    するＩ／Ｏパターン（３）を形成した後、Ｉ／Ｏパター
    ン（３）上に金メッキ層（４）を積層してＩ／Ｏピン立
    設用パッド（５）および改造用パッド（６）を形成し、 次いで、前記セラミック基板（１）の表層にチタン層（
    ７）を積層した後、セラミック基板（１）を加熱して前
    記Ｉ／Ｏピン立設用パッド（５）と改造用パッド（６）
    とを連結する連結パターン（８）のニッケル層（２）を
    チタン−ニッケルの金属間化合物（９）に変化させ、そ
    の後、チタン層（７）を除去することを特徴とするセラ
    ミック基板のＩ／Ｏパッドの形成方法。
JP1013211A 1989-01-24 1989-01-24 セラミック基板のｉ／ｏパッドの形成方法 Expired - Fee Related JPH0632367B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1013211A JPH0632367B2 (ja) 1989-01-24 1989-01-24 セラミック基板のｉ／ｏパッドの形成方法
CA002008284A CA2008284C (en) 1989-01-24 1990-01-22 Multi-layer ceramic substrate with solder dam on connecting pattern
EP90300682A EP0380289B1 (en) 1989-01-24 1990-01-23 A process of manufacturing a multi-layer ceramic substrate assembly
DE69031394T DE69031394D1 (de) 1989-01-24 1990-01-23 Verfahren zum Herstellen eines keramischen Mehrschichtsubstrates
US07/469,788 US5061552A (en) 1989-01-24 1990-01-24 Multi-layer ceramic substrate assembly and a process for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1013211A JPH0632367B2 (ja) 1989-01-24 1989-01-24 セラミック基板のｉ／ｏパッドの形成方法

Publications (2)

Publication Number Publication Date
JPH02194691A true JPH02194691A (ja) 1990-08-01
JPH0632367B2 JPH0632367B2 (ja) 1994-04-27

Family

ID=11826821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1013211A Expired - Fee Related JPH0632367B2 (ja) 1989-01-24 1989-01-24 セラミック基板のｉ／ｏパッドの形成方法

Country Status (5)

Country Link
US (1) US5061552A (ja)
EP (1) EP0380289B1 (ja)
JP (1) JPH0632367B2 (ja)
CA (1) CA2008284C (ja)
DE (1) DE69031394D1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300678B1 (en) 1997-10-03 2001-10-09 Fujitsu Limited I/O pin having solder dam for connecting substrates
JP2013175508A (ja) * 2012-02-23 2013-09-05 Kyocera Corp 配線基板および電子装置ならびに配線基板の製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436412A (en) * 1992-10-30 1995-07-25 International Business Machines Corporation Interconnect structure having improved metallization
TW253856B (en) * 1994-12-13 1995-08-11 At & T Corp Method of solder bonding, and article produced by the method
US6037044A (en) * 1998-01-08 2000-03-14 International Business Machines Corporation Direct deposit thin film single/multi chip module
US6902098B2 (en) * 2001-04-23 2005-06-07 Shipley Company, L.L.C. Solder pads and method of making a solder pad
US20050056458A1 (en) * 2003-07-02 2005-03-17 Tsuyoshi Sugiura Mounting pad, package, device, and method of fabricating the device
FI123205B (fi) * 2008-05-12 2012-12-31 Imbera Electronics Oy Piirimoduuli ja menetelmä piirimoduulin valmistamiseksi
JP6101151B2 (ja) * 2013-05-22 2017-03-22 日東電工株式会社 回路付きサスペンション基板およびその製造方法
CN108702862B (zh) * 2016-02-19 2021-03-09 爱法组装材料公司 具有选择性集成焊料的rf屏蔽件
WO2020116240A1 (ja) * 2018-12-06 2020-06-11 株式会社村田製作所 モジュールおよびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3268653A (en) * 1964-04-29 1966-08-23 Ibm Printed circuit board with solder resistant coating in the through-hole connectors
US3568312A (en) * 1968-10-04 1971-03-09 Hewlett Packard Co Method of making printed circuit boards
US3576722A (en) * 1969-03-26 1971-04-27 Bendix Corp Method for metalizing ceramics
US3742597A (en) * 1971-03-17 1973-07-03 Hadco Printed Circuits Inc Method for making a coated printed circuit board
US4245273A (en) * 1979-06-29 1981-01-13 International Business Machines Corporation Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices
JPS5817651A (ja) * 1981-07-24 1983-02-01 Hitachi Ltd 多層回路板とその製造方法
US4546413A (en) * 1984-06-29 1985-10-08 International Business Machines Corporation Engineering change facility on both major surfaces of chip module
US4672739A (en) * 1985-04-11 1987-06-16 International Business Machines Corporation Method for use in brazing an interconnect pin to a metallization pattern situated on a brittle dielectric substrate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6300678B1 (en) 1997-10-03 2001-10-09 Fujitsu Limited I/O pin having solder dam for connecting substrates
JP2013175508A (ja) * 2012-02-23 2013-09-05 Kyocera Corp 配線基板および電子装置ならびに配線基板の製造方法

Also Published As

Publication number Publication date
EP0380289A3 (en) 1991-07-17
EP0380289B1 (en) 1997-09-10
JPH0632367B2 (ja) 1994-04-27
EP0380289A2 (en) 1990-08-01
CA2008284C (en) 1994-02-22
CA2008284A1 (en) 1990-07-24
US5061552A (en) 1991-10-29
DE69031394D1 (de) 1997-10-16

Similar Documents

Publication Publication Date Title
JP3300839B2 (ja) 半導体素子ならびにその製造および使用方法
TW457602B (en) Flip chip metallization
US5393697A (en) Composite bump structure and methods of fabrication
US5075965A (en) Low temperature controlled collapse chip attach process
JP3201957B2 (ja) 金属バンプ、金属バンプの製造方法、接続構造体
EP0675674B1 (en) Film circuit metal system for use with bumped IC packages
JPH04326534A (ja) 半導体装置のチップボンディング方法
JPH02194691A (ja) セラミック基板のｉ／ｏパッドの形成方法
HK1000549B (en) Film circuit metal system for use with bumped ic packages
JPH02117772A (ja) 金属表面の結合方法
US6742248B2 (en) Method of forming a soldered electrical connection
JP7838230B2 (ja) 配線基板及び配線基板の製造方法
WO2001056081A1 (en) Flip-chip bonding arrangement
EP0827190A2 (en) Bump structure and methods for forming this structure
JP3785822B2 (ja) 電極構造、該電極を備えたシリコン半導体素子、その製造方法及び該素子を実装した回路基板並びにその製造方法
JPH0146228B2 (ja)
JP3173109B2 (ja) 半導体素子及びその製造方法
JPH03218644A (ja) 回路基板の接続構造
JP4368081B2 (ja) チップ部品を実装した回路装置
JPH10189608A (ja) はんだバンプの形成方法
JPH07321114A (ja) 半導体装置のハンダバンプ形成の方法および構造
JP2007031740A (ja) 電子部品及びその製造方法
JPS62234352A (ja) ハンダバンプ電極の形成方法
JPH08181449A (ja) 電子回路基板の接続電極とその製造方法
JP2953111B2 (ja) 半導体装置の電極形成方法と実装方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees