JPH02195457A - 半導体記憶装置のエラー検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 に構成する。

〔概要〕

メモリのエラー検出装置に係り、特に半導体ファイルメ
モリのエラー検出に関し、 ８ビツトの一般的なメモリのみで構成ができ、しかもメ
モリ全体に占めるパリティピットの占有率を低減するこ
とを目的とし、 行列状のメモリセルからなる半導体メモリ部と、この半
導体メモリ部への記憶データのアクセスを制御するコン
トローラ部と、前記コントローラ部による前記半導体メ
モリ部へのアクセスの過程で前記記憶データに基づいて
パリティデータを生成し、かつ、そのパリティデータの
チェックを行うパリティチェック部と、を備えた半導体
記憶装置において、パリティチェック部は、前記半導体
メモリ部の各セクタごとに、そのセクタにおける列方向
の記憶データを用いて同一行方向のビット位置データご
との垂直パリティデータを生成し、かつ、その垂直パリ
ティデータをチェックするよう〔産業上の利用分野〕 本発明は、半導体記憶装置のエラー検出装置に係り、特
にＲＡＭ等を用いた半導体ファイルメモリのエラー検出
装置に関する。

近年の半導体技術の著しるしい進歩に伴い、メモリ容量
が大きくかつ低消費電力の半導体メモリが実現されるよ
うになった。これに伴ない、大量のファイルデータを格
納するために、従来の磁気ディスクに代えてアクセス時
間の速い半導体メモリの利用が増大している。しかし、
メモリの大容量化とともに格納されるデータの信頼性が
問題となる。その信頼性を確保するためにはデータのエ
ラー検出が重要である。データのエラー検出方法として
は、Ｅ　ＣＣ（Ｅｒｒｏｒ　ＣｏｒｒｅｃＬＩｎｇ　Ｃ
１ｒｃｕｌＬ）やパリティチェック方式等が知られてい
る。本発明は、このパリティチェックによるエラー検出
装置に関するものである。

〔従来の技術〕

第３図に従来の半導体記憶装置の概要ブロック図を示す
。

半導体記憶装置は、大別して、行列状のメモリセルから
なる半導体メモリ部１００と、この半導体メモリ部１０
０への記憶データＤのアクセスを制御するコントローラ
部２００と、前記コントローラ部２００による半導体メ
モリ部１００へのアクセスの過程で記憶データＤに基づ
いてパリティデータＰＤＸを生成し、かつ、そのパリテ
ィデータＰＤＸのエラーチェックを行うパリティチェッ
ク部３００と、を備えて構成される。

コントローラ部２００は、図示しないホストシステムと
のインタフェースをとるインタフェース回路（以下、Ｉ
／Ｆ回路という。）２ｏ１と、バッファとしてのインタ
フェース・レジスタ回路（以下、Ｉ／Ｆレジスタ回路と
いう。）２ｏ２と、メモリコントロール回路２０３と、
マイクロプロセッサユニット（以下、ＭＰＵという。）
２ｏ４と、を有している。このメモリコントローラ部２
００は、後述するメモリ部１００に対する記憶データＤ
のライトおよびリードアクセスを制御するとともに、パ
リティチェック部３００に記憶データＤを送る。

半導体メモリ部１００は、記憶データＤを格納するデー
タメモリ１０１と、パリティデータＰＤＸを格納するパ
リティデータ用メモリ（以下、パリティメモリという。

）１０２と、からなる。

データメモリ１０１およびパリティメモリ１０２は、詳
しくは後述するが、それぞれ単独に設けられる場合と、
一つのメモリ内に互いに閉域を分けて設けられる場合と
の２通りがある。この゛１屯導体メモリ部１００への記
憶データＤのアクセスはコントローラ部２００により半
導体メモリ部１００のセクタ単位で行われる。

セクタとは、所定のデータ長（例えば、８ビツト）のデ
ータを所定のバイト長（例えば、２５６バイト）ずつに
区切ってアドレス指定するための単位である。すなわち
、ｎ行（例えば、８ビツト）×ｍ列（例えば、２５６バ
イト）の領域が１セク夕ということになる。

パリティチェック部３００は、ホストシステム（図示せ
ず）から半導体メモリ部１００のデータメモリ１０１に
記憶データＤをライトアクセスすると同時に、そのホス
トシステムからの記憶データＤを用いてパリティデータ
ＰＤＸを生成し、パリティメモリ１０２に格納する。ま
た、半導体メモリ部１００をリードアクセスする際に、
データメモリ１０１から読出した記憶データＤに基づい
てパリティデータＰＤＸを生成し、この生成したパリテ
ィデータＰＤＸと先にパリティメモリ１０２に格納され
ているパリティデータＰＤＸとを比較し、その一致、不
一致の照合により読出した記憶データＤの正誤チェック
を行う。パリティデータＰＤＸの生成は、記憶データＤ
の各ビット（８ビツト）のＥＯＲ（排他的論理和）をと
ることにより行われる。

ここで、第４図にパリティデータのフォーマットを示す
。この第４図は１セクタ分の記憶データＤおよびパリテ
ィデータＰＤＸを示したものである。行方向データ長ｄ
ｘは、例えば、記憶データＤが８ビツトｃｂ　ｉ　ｔ　
ｏ・・・ｂｉｔ７）、これに１ビツトのパリティビット
データＰＤを加えて合計９ビツトである。一方、列方向
データ長ｄｙは、例えば、２５６バイトである。

このように、従来のパリティチェック方式は行方向デー
タからパリティデータＰＤＸを生成する、いわば水平パ
リティ方式である。したがって、記憶データＤ用として
８ビツト、パリティデータＰＤＸ用として１ビツトの合
計９ビツトの行方向データ長ｄｘを有するメモリが必要
となる。

〔発明が解決しようとする課題〕

上記従来のエラー検出装置の第１の問題点は、一般的な
８ビツトメモリのみを用いて半導体メモリ部１００を構
成することができないという点にある。

すなわち、従来のエラー検出装置では、半導体メモリ部
１００に格納されるデータ長ｄｘが９ビツトになってし
まうため、９ビツト長の特殊メモリを使用するか、一般
的な８ビツトメモリにパリティメモリ１０２としての１
ビツトメモリを併用しなければならなかった。

さらに、第２の問題点は、半導体メモリ部１００全体に
占めるパリティメモリ１０２の割合が大きく、例えば、
８ビツトデータの場合、パリティメモリ１０２の占有率
が全データメモリ１００の１／９にもなるという点であ
る。

そこで、本発明は、８ビツトの一般的なメモリのみで構
成ができ、しかもメモリ全体に占めるパリティメモリの
占有率を低減することが可能な半導体記憶装置のエラー
検出装置を提供することを「１的とする。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、行列状のメモリ
セルからなる半導体メモリ部１００と、この半導体メモ
リ部１００への記憶データＤのアクセスを制御するコン
トローラ部２００と、前記コントローラ部２００による
前記半導体メモリ部１００へのアクセスの過程で前記記
憶データＤに基づいてパリティデータを生成し、かつ、
そのパリティデータのチェックを行うパリティチェック
部３００と、を備えた半導体記憶装置において、第１図
に示すように、前記パリティチェック部３００Ａは、前
記半導体メモリ部１００の各セクタごとに、そのセクタ
における列方向Ｙの記憶データを用いて同一行方向Ｘの
ビット位置データごとの垂直パリティデータＰＤＹを生
成し、かつ、その垂直パリティデータＰＤＹをチェック
するように構成する。

〔作用〕

上記本発明の構成によれば、パリティチェック３００部
は、半導体メモリ部１００の各セクタごとに、そのセク
タにおける列方向Ｙの記憶データを用いて同一行方向Ｘ
のビット位置データごとの垂直パリティデータＰＤＹを
生成し、かつ、その垂直パリティデータＰＤＹをチェッ
クする。

したがって、半導体メモリ部１００に使用される半導体
メモリとしては、パリティメモリ１０２にデータメモリ
１０１のデータ長（または、ビット幅）のものを使用す
ることができるので、両メモリ１０１．１０２ともにデ
ータ長８ビツトの一般的なメモリを使用することが可能
となる。

さらに、パリティデータを１セクタ単位で１バイトに減
らすことができ、全データメモリ１００の内、パリティ
データメモリ１０２の占める割合が１／（１セクタのバ
イト数＋１）に低減できる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

゛ｉ導体記憶装置の概要は、第３図に示したものと同様
であり、その説明は省略する。

従来と本発明とで異なるのは、パリティチェック部３０
０の構成である。すなわち、第１図に示したように、本
発明におけるパリティチェック部３００Ａは、従来のよ
うに行方向Ｘのビットデータにより水平パリティデータ
ＰＤＸを生成するのではなく、列方向Ｙの１セクタ分の
ビットデータを用いて垂直パリティデータＰＤＹを生成
するようにしたものである。

第２図に、本実施例のパリティチェック部３００Ａの構
成を示す。

パリティチェック部３００Ａは、各ビット位置ｂｉ　ｔ
ｏ・・・ｂｉｔ７に対応したパリティレジスタ３０〜３
７から成る。

各パリティレジスタ３０〜３７はそれぞれ同一の回路構
成であり、説明を簡単にするため、パリティレジスタ３
０を例にして説明する。パリティレジスタ３０は、パリ
ティデータＰＤＹ生成のためのＥＯＲ回路（排他的論理
和回路）３０１と、Ｄフリップフロップからなるラッチ
回路３０２と、出力バッフ１回路３０３とから構成され
ている。

ＥＯＲ回路３０１は、データバス４００から転送されて
くる記憶データＤとラッチ回路３０２のＱ出力との排他
的論理和をとってパリティデータＰＤＹを生成し、その
パリティデータＰＤＹをラッチ回路３０２のＤ入力に送
る。

ラッチ回路３０２のクロック端子ＣＬＫには当該ラッチ
回路３０２への書込みパルスＰＷＲが入力され、クリア
端子ＣＬＲには当該ラッチ回路３０２のクリアパルスＰ
ＣＬＲが入力される。この書込みパルスＰＷＲは、１セ
クタのアクセスタイミングごと（１バイト書込みごと）
に人力される。したがって、パリティデータＰＤは１セ
クタのアクセスごと（１バイトごと）にラッチ回路３０
２に格納される。ラッチ回路３０２のＱ出力はＥＯＲ回
路３０１の一方の入ノＪに戻されるとともに、出力バッ
ファ回路３０３に送られる。また、クリアパルスＰＣＬ
Ｒは１セクタごとに１回セクタのデータをパリティレジ
スタへ書込む前に人力される。

出力バッファ回路３０３はそのイネーブル端子に与えら
れる読出しパルスＰＲＤのタイミングでラッチ回路３０
２のＱ出力、すなわちパリティデータＰＤＹをデータバ
ス４００に送出する。

次に、動作を説明する。

ポストシステムからの記憶データＤの書込み時において
、コントローラ部２００は記憶データＤをデータメモリ
１０１に１バイト書込む。それと同時に、ラッチ回路３
０２に各ビット位置の記憶データＤを書込む。例えば、
記憶データＤＯはパリティレジスタ３０に、記憶データ
Ｄ１はパリティレジスタ３１に、記憶データＤ７はパリ
ティレジスタ３７に、というように書込む。この書込み
動作を１セクタ分実行すると、各パリティレジスタ３０
・・・３７内には１バイトのパリティデータＰＤＹが生
成される。コントローラ部２００は読出しパルスＰＲＤ
を各出力バッファ回路３０３に与え、各パリティレジス
タ３０・・・３７からパリティデータＰＤＹを読出し、
データバス４００を介してパリティメモリ１０２内に書
込んでおく。また、１セクタ分のデータの１バイト［１
をパリティレジスタへ書込む前にクリアパルスＰＣＬＲ
によりパリティレジスタ３０・・・３７をクリアしてお
く。

データメモリ１０１からの記憶データＤの読出し時にお
いては、コントローラ部２００はデータメモリ１０１か
ら１バイト分の記憶データＤを読出す。それと同時に、
この１バイト分の読出しごとに各パリティレジスタ３０
・・・３７に記憶データＤを書込む。この書込み動作を
１セクタ分実行すると、各パリティレジスタ３０・・・
３７内には１バイトのパリティデータＰＤＹが生成され
る。

そして、１セクタ分の処理を終了すると、書込み時に生
成したパリティデータＰＤＹを読出し、このパリティデ
ータＰＤＹと読出し時に生成したパリティデータＰＤＹ
とを比較照合し、両者が一致するか否かをチェックする
。

以上の処理を各セクタごとに繰り返し、記憶データＤの
信頼性を確保する。

また、半導体メモリ部１００のデータメモリ１０１とパ
リティ用メモリ１０２とは、同一メモリで構成すること
もできるが、メモリの全エリアの特定ビットがこわれて
いるような場合、同一メモリとして構成するとエラー検
出ができないという危険性が有する場合には、データ用
メモリ］０１とパリティ用メモリ１０２とをそれぞれ別
のメモリとして構成することもできる。

なお、以上説明した実施例では、コントローラ部２００
により記憶データＤのデータ用メモリ１０１への書き込
みと同時にパリティレジスタ３０にも記憶データＤを書
込むようになっているが、回路構成を変更してデータメ
モリ１０１への書込み時に自動的にパリティレジスタ３
０に書込むように構成することは可能である。

同様に、記憶データＤの読出し時にもデータメモリ１０
１から記憶データＤの読出しを行なうと同時にパリティ
レジスタ３０へも自動的に書き込まれるように構成する
ことが可能である。

さらに、パリティメモリ１０２へのパリティデータＰＤ
Ｙの書き込みや、読み出しおよびチェックをコントロー
ラ部２００へデータを戻すことなくアクセスできるよう
にすることもできる。

〔発明の効果〕

以上説明したように、本発明ではデータとパリティピッ
トとを格納するメモリを一般的なメモリでｔｈ成するこ
とができ、しかもパリティデータの格納容量をセクタ単
位でデータ長と同一の大きさに減らすことができるため
、全データメモリに占めるパリティデータ川メモリの占
有率を減少させることができる。このため、半導体メモ
リの小型化および低価格化に寄与するところが大きい。

Ｄ・・・記憶データ ＰＤＹ・・・垂直パリティデータ

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明のパリティジェネレート／チェック部の
回路図、 第３図は従来の半導体記憶装置のブロック図、第４図は
従来のパリティデータフォーマットの説明図である。 １００・・・半導体メモリ部 ２００・・・コントローラ部 ３００Ａ・・・パリティジェネレート／チェック部１０
１・・・データ用メモリ １０２・・・パリティ用メモリ ３０〜３７・・・パリティレジスタ ３０２・・・ラッチ回路 ＝′・二ノ Ｌ費５明ｌフッ−；ｑ“１交日耳已旦 名 ！ 図

Claims (1)

1. 【特許請求の範囲】 １、行列状のメモリセルからなる半導体メモリ部（１０
   ０）と、この半導体メモリ部（１００）への記憶データ
   （Ｄ）のアクセスを制御するコントローラ部（２００）
   と、前記コントローラ部（２００）による前記半導体メ
   モリ部（１００）へのアクセスの過程で前記記憶データ
   （Ｄ）に基づいてパリテイデータ（ＰＤ）を生成し、か
   つ、そのパリテイデータ（ＰＤ）のチェックを行うパリ
   テイチェック部と、を備えた半導体記憶装置において、 パリテイチェック部（３００Ａ）は、前記半導体メモリ
   部（１００）の各セクタごとに、そのセクタにおける列
   方向（Ｙ）の記憶データを用いて同一行方向（Ｘ）のビ
   ット位置データ（ｂｉｔ０…ｂｉｔ７）ごとの垂直パリ
   テイデータ（ＰＤＹ）を生成し、かつ、その垂直パリテ
   イデータ （ＰＤＹ）をチェックするように構成されていることを
   特徴とする半導体記憶装置のエラー検出装置。 ２、請求項１記載の半導体記憶装置のエラー検出装置に
   おいて、前記半導体メモリ（１００）は、記憶データ（
   Ｄ）を格納するデータ用メモリ（１０１）と、前記垂直
   パリテイデータ（ＰＤＹ）を格納するパリテイデータ用
   メモリ（１０２）とが独立して設けられていることを特
   徴とする半導体記憶装置のエラー検出装置。 ３、請求項１記載の半導体記憶装置のエラー検出装置に
   おいて、前記半導体メモリ（１００）は、記憶データ（
   Ｄ）を格納するデータ用メモリ領域と、前記垂直パリテ
   イデータ（ＰＤＹ）を格納するパリテイデータ用メモリ
   領域とを含んで一体に設けられていることを特徴とする
   半導体記憶装置のエラー検出装置。