JPH02195600A - 半導体記憶装置及びその故障検出方法 - Google Patents
半導体記憶装置及びその故障検出方法Info
- Publication number
- JPH02195600A JPH02195600A JP1014487A JP1448789A JPH02195600A JP H02195600 A JPH02195600 A JP H02195600A JP 1014487 A JP1014487 A JP 1014487A JP 1448789 A JP1448789 A JP 1448789A JP H02195600 A JPH02195600 A JP H02195600A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- read data
- read
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
半導体記憶装置、特に不揮発性半導体記憶装置等の読出
しデータについて、パリティピットを使用してその誤り
を検出する装置の構成に関し、該読出しデータを出力す
るメモリセル読出しブロックを同一ワード線に共用させ
ることなく読出しデータに独立性を持たせ、読出しデー
タの真の不良検出をすることを目的とし、 ワード線ＷＬに接続されたメモリセル、及び該メモリセ
ルの読出しデータＤｎを出力するビット線読出し手段か
らなる複数のメモリセル読出しブロックＭ ＣＩ−Ｍ
Ｃｎと、読出しデータＤ１〜Ｄｎの不良を検出する故障
検出手段とを具備し、前記各メモリセル読出しブロック
ＭＣ１〜ＭＣｎがワード線ＷＬに対して、それぞれ独立
して設けられていることを含み、構成する。
しデータについて、パリティピットを使用してその誤り
を検出する装置の構成に関し、該読出しデータを出力す
るメモリセル読出しブロックを同一ワード線に共用させ
ることなく読出しデータに独立性を持たせ、読出しデー
タの真の不良検出をすることを目的とし、 ワード線ＷＬに接続されたメモリセル、及び該メモリセ
ルの読出しデータＤｎを出力するビット線読出し手段か
らなる複数のメモリセル読出しブロックＭ ＣＩ−Ｍ
Ｃｎと、読出しデータＤ１〜Ｄｎの不良を検出する故障
検出手段とを具備し、前記各メモリセル読出しブロック
ＭＣ１〜ＭＣｎがワード線ＷＬに対して、それぞれ独立
して設けられていることを含み、構成する。
本発明は、半導体記憶装置及びその故障検出方法に関す
るものであり、更に詳しく言えば、不揮発性半導体記憶
装置等の読出しデータについて、パリティビットにより
、その誤りを検出する装置の構成と、その検出方法に関
するものである。
るものであり、更に詳しく言えば、不揮発性半導体記憶
装置等の読出しデータについて、パリティビットにより
、その誤りを検出する装置の構成と、その検出方法に関
するものである。
近年、半導体記憶装置の微細化、大容計化に伴い、ワー
ド線などの断線等を原因とするチップ内部故障を検出し
、それを訂正する冗長回路が不可欠となっている。冗長
回路は、ＥＣＣ回路（エラーチエツクコード）、水平垂
直パリティ回路等により実用化されている。
ド線などの断線等を原因とするチップ内部故障を検出し
、それを訂正する冗長回路が不可欠となっている。冗長
回路は、ＥＣＣ回路（エラーチエツクコード）、水平垂
直パリティ回路等により実用化されている。
ところで、半導体記憶装置は、微細化が重視されるあま
り、同一ワード線にメモリセル読出しブロックが２以上
配置され、１回のワード線の選択により、同時に２以上
の読出しデータが出力されるものである。
り、同一ワード線にメモリセル読出しブロックが２以上
配置され、１回のワード線の選択により、同時に２以上
の読出しデータが出力されるものである。
このため、１ビツトまたは２ビツトパリテイ試験を行う
場合、同一ワード線の出力データに偶数ビットの不良箇
所を生じていると、パリティビットが反転して、そのパ
リティに信転性が無くなり、真の故障検出ができないと
いう問題がある。
場合、同一ワード線の出力データに偶数ビットの不良箇
所を生じていると、パリティビットが反転して、そのパ
リティに信転性が無くなり、真の故障検出ができないと
いう問題がある。
そこで、パリティビットの信！ｉｎ性の向上を図り、読
出しデータの真の故障検出をすることを可能とする装置
の構成およびその故障検出方法の要望がある。
出しデータの真の故障検出をすることを可能とする装置
の構成およびその故障検出方法の要望がある。
第６図は、従来例の半導体記憶装置に係る説明図である
。
。
同図は、５ワ一ド×４ビツト×４出力ＥＦＲＯＭ（不揮
発性読出し専用メモリ）を示している。
発性読出し専用メモリ）を示している。
図において、ＭＣＩ〜ＭＣ４はメモリセル読出しブロッ
クであり、メモリセルｌ、そのデータを読み出すための
ビット線選択回路３．センスアンプ４からなる。
クであり、メモリセルｌ、そのデータを読み出すための
ビット線選択回路３．センスアンプ４からなる。
２はワード線選択回路であり、ワード線Ｗ１〜Ｗ５を選
択するものである。ここで、メモリセル読出しブロック
ＭＣＩ、ＭＣ２やＭＣ３，ＭＣ４は、ワード線Ｗ１〜Ｗ
５の選択に対して、出力データＤｉ、Ｄ２やＤ３．Ｄ４
が同時に出力するように配置されている。
択するものである。ここで、メモリセル読出しブロック
ＭＣＩ、ＭＣ２やＭＣ３，ＭＣ４は、ワード線Ｗ１〜Ｗ
５の選択に対して、出力データＤｉ、Ｄ２やＤ３．Ｄ４
が同時に出力するように配置されている。
このように、メモリセル読出しブロックＭＣＩ。
ＭＣ２やＭＣ３，ＭＣ４についてワード線を共用させる
ことによって、ワード線選択回路３を１つに集積するこ
とができる。
ことによって、ワード線選択回路３を１つに集積するこ
とができる。
これにより、半導体チップに占めるワード線選択回路３
の設置面稙を縮小し、半導体記憶装置の高集積化を図っ
ていた。
の設置面稙を縮小し、半導体記憶装置の高集積化を図っ
ていた。
一方、メモリセル１の読出しデータＤＩ−０４の故障検
出については、ＥＰＲＯＭ等の半導体記憶装置にＥＣＣ
回路（エラーチエツクコード）や水平垂直パリティ回路
等の冗長回路を付加して対処していた。
出については、ＥＰＲＯＭ等の半導体記憶装置にＥＣＣ
回路（エラーチエツクコード）や水平垂直パリティ回路
等の冗長回路を付加して対処していた。
例えば、パリティビットを用いて、故障検出をする場合
、同図において、ワード線Ｗ３と、ビット線ｂ３を選択
すると、図中Ｏ印のメモリセル１！が選択され、それぞ
れのセンスアンプ４から読出しデータＤ１〜Ｄ４．
ｒＱＪ、、 ｒｌ、が出力される。このときは、故障
がないので、例えば偶数１ビツトパリテイを使用した場
合、パリティセルからのパリティビットと、読出しデー
タＤＩ−Ｄ４により計算したパリティビットとは一致す
る。
、同図において、ワード線Ｗ３と、ビット線ｂ３を選択
すると、図中Ｏ印のメモリセル１！が選択され、それぞ
れのセンスアンプ４から読出しデータＤ１〜Ｄ４．
ｒＱＪ、、 ｒｌ、が出力される。このときは、故障
がないので、例えば偶数１ビツトパリテイを使用した場
合、パリティセルからのパリティビットと、読出しデー
タＤＩ−Ｄ４により計算したパリティビットとは一致す
る。
次に、ワード線Ｗ３． ビット線ｂ２を選択すると、図
中破線丸印のメモリセル１１が選択され、それぞれのセ
ンスアンプ４から読出しデータ「０」「１」が出力され
る。ここでメモリセル読出しブロックＭＣ２の図中Ｘ印
のメモリセル１１が何らの原因で不良とすると、読み出
しデータＤ２が不良ビットとなる。このとき、１ワード
線Ｗ３中１ビツト不良であるため、パリティビットと、
読出しデータＤ１〜Ｄ４により計算したパリティビット
とは一致しない。これにより、メモリセル１１の故障を
検出することができる。
中破線丸印のメモリセル１１が選択され、それぞれのセ
ンスアンプ４から読出しデータ「０」「１」が出力され
る。ここでメモリセル読出しブロックＭＣ２の図中Ｘ印
のメモリセル１１が何らの原因で不良とすると、読み出
しデータＤ２が不良ビットとなる。このとき、１ワード
線Ｗ３中１ビツト不良であるため、パリティビットと、
読出しデータＤ１〜Ｄ４により計算したパリティビット
とは一致しない。これにより、メモリセル１１の故障を
検出することができる。
次いで、メモリセル読出しブロックＭＣ２の内、ワード
線Ｗ５に断線箇所５を生じている場合、ワード線Ｗ５．
ビット線ｂ１を選択すると、図中Δ印のメモリセルが選
択され、それぞれのセンスアンプ４から読出しデータｒ
Ｑ、、ｒ１．が出力される。ここで、メモリセル読出し
ブロックＭＣＩと、ＭＣ２との読出しデータＤｉ、Ｄ２
は断線箇所５により、２ビツト不良となる。
線Ｗ５に断線箇所５を生じている場合、ワード線Ｗ５．
ビット線ｂ１を選択すると、図中Δ印のメモリセルが選
択され、それぞれのセンスアンプ４から読出しデータｒ
Ｑ、、ｒ１．が出力される。ここで、メモリセル読出し
ブロックＭＣＩと、ＭＣ２との読出しデータＤｉ、Ｄ２
は断線箇所５により、２ビツト不良となる。
このとき、■ワード線Ｗ５中に２ビツト（偶数ビット）
不良を含むため、パリティビットと読出しデータＤ１〜
Ｄ４より計算したパリティビットとは−敗し、メモリセ
ルは正常であるという内容になる。これにより、断線箇
所５を生しているのにもかかわらず故障検出をすること
ができないという状態を招く。
不良を含むため、パリティビットと読出しデータＤ１〜
Ｄ４より計算したパリティビットとは−敗し、メモリセ
ルは正常であるという内容になる。これにより、断線箇
所５を生しているのにもかかわらず故障検出をすること
ができないという状態を招く。
〔発明が解決しようとする課題］
従って、メモリセル読出しブロックＭＣＩ、ＭＣ２やメ
モリセル読出しブロックＭＣ３，ＭＣ４が、同一ワード
線を共用していると、メモリセル読出しブロックＭＣ２
の断線箇所５が隣接するメモリセル読出しブロックＭＣ
Ｉの亭売出しデータＤＩに悪影響を与える。
モリセル読出しブロックＭＣ３，ＭＣ４が、同一ワード
線を共用していると、メモリセル読出しブロックＭＣ２
の断線箇所５が隣接するメモリセル読出しブロックＭＣ
Ｉの亭売出しデータＤＩに悪影響を与える。
このため、読出しデータＤ１〜Ｄ４に偶数の不良ビット
を含んでいる場合、すなわち、メモリセル読出しブロッ
クＭＣｌ−ＭＣ２の読出しデータＤＩ−０２が論理反転
し、該読出しデータＤ１〜Ｄ４によりパリティ計算した
パリティビットそのものが不正確上なる。
を含んでいる場合、すなわち、メモリセル読出しブロッ
クＭＣｌ−ＭＣ２の読出しデータＤＩ−０２が論理反転
し、該読出しデータＤ１〜Ｄ４によりパリティ計算した
パリティビットそのものが不正確上なる。
これにより、実際に不良ビットでないものも、不良ビッ
トと判断され、読出しデータＤ１〜Ｄ４の真の不良検出
をすることが出来ないという問題がある。
トと判断され、読出しデータＤ１〜Ｄ４の真の不良検出
をすることが出来ないという問題がある。
本発明は、かかる従来例の問題に鑑み創作されたもので
あり、読出しデータを出力するメモリセル読出しブロッ
クを同一ワード線に共用させることなく、読出しデータ
に独立性を持たせ、読出しデータの真の不良検出をする
ことを可能とする半導体記憶装置及びその故障検出方法
の提供を目的とする。
あり、読出しデータを出力するメモリセル読出しブロッ
クを同一ワード線に共用させることなく、読出しデータ
に独立性を持たせ、読出しデータの真の不良検出をする
ことを可能とする半導体記憶装置及びその故障検出方法
の提供を目的とする。
〔課題を解決するための手段］
第１．２図は、本発明の半導体記憶装置及びその故障検
出方法に係る原理図をそれぞれ示している。
出方法に係る原理図をそれぞれ示している。
その装置は、ワード線ＷＬに接続されたメモリセル１１
、及び該メモリセル１１の読出しデータＤｎ、を出力す
るビット線読出し手段１２からなる複数のメモリセル読
出しブロックＭＣ１〜ＭＣｎと、読出しデータＤ１〜Ｄ
ｎの不良を検出する故障検出手段Ｉ３とを具備し、前記
各メモリセル読出しブロックＭＣ１〜ＭＣｎがワード線
ＷＬに対して、それぞれ独立して設けられていることを
特徴とし、 その方法は、ワード線ＷＬの選択に対して、メモリセル
１１の読出しデータＤｎを独立してｌビット単位に出力
する複数のメモリセル読出しブロックＭＣ１〜ＭＣｎを
構成し、前記各メモリセル読出しブロックＭＣ１〜ＭＣ
ｎから出力される読出しデータＤ１〜Ｏｎの不良検出を
行うことを特徴とし上記目的を達成する。
、及び該メモリセル１１の読出しデータＤｎ、を出力す
るビット線読出し手段１２からなる複数のメモリセル読
出しブロックＭＣ１〜ＭＣｎと、読出しデータＤ１〜Ｄ
ｎの不良を検出する故障検出手段Ｉ３とを具備し、前記
各メモリセル読出しブロックＭＣ１〜ＭＣｎがワード線
ＷＬに対して、それぞれ独立して設けられていることを
特徴とし、 その方法は、ワード線ＷＬの選択に対して、メモリセル
１１の読出しデータＤｎを独立してｌビット単位に出力
する複数のメモリセル読出しブロックＭＣ１〜ＭＣｎを
構成し、前記各メモリセル読出しブロックＭＣ１〜ＭＣ
ｎから出力される読出しデータＤ１〜Ｏｎの不良検出を
行うことを特徴とし上記目的を達成する。
本発明の装置によれば、各メモリセル読出しブ［７−／
りＭＣ１〜ＭＣｎが、ワード！ＩＩＡＷＬに対してそれ
ぞれ独立して設けられている。
りＭＣ１〜ＭＣｎが、ワード！ＩＩＡＷＬに対してそれ
ぞれ独立して設けられている。
このため、従来のように隣接する他のメモリセル読出し
ブロックＭＣ２に断線箇所５等を生じていても、その影
響は当該メモリセル読出しブロックＭＣＩの読出しデー
タＤ１には波及しない。
ブロックＭＣ２に断線箇所５等を生じていても、その影
響は当該メモリセル読出しブロックＭＣＩの読出しデー
タＤ１には波及しない。
これにより、当該読み出しデータと他の読出しデータと
の従属性が断たれて、各メモリセル読出しブロックＭＣ
１〜ＭＣｎから出力される各読出しデータＤ１〜Ｄｎを
完全に独立させることが可能となる。
の従属性が断たれて、各メモリセル読出しブロックＭＣ
１〜ＭＣｎから出力される各読出しデータＤ１〜Ｄｎを
完全に独立させることが可能となる。
また本発明によれば、各メモリセル読出しブロックＭＣ
１〜ＭＣｎから出力される読出しデータＤｌ−Ｄｎが１
ビット単位に独立している。
１〜ＭＣｎから出力される読出しデータＤｌ−Ｄｎが１
ビット単位に独立している。
このため、従来のような偶数の不良ビットを含むという
概念が無くなり、読出しデータＤ１〜Ｄｎにより、例え
ばパリティビット計算をした場合、パリティビットその
ものが正確なものとなる。
概念が無くなり、読出しデータＤ１〜Ｄｎにより、例え
ばパリティビット計算をした場合、パリティビットその
ものが正確なものとなる。
これにより、読出しデータＤＩ−Ｄｎの真の不良検出を
することが可能となる。
することが可能となる。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第３〜５図は、本発明の実施例に係る半導体記憶装置お
よびその故障検出方法を説明する図であり、第３図は、
本発明の実施例の半導体記憶装置に係る構成図を示して
いる。
よびその故障検出方法を説明する図であり、第３図は、
本発明の実施例の半導体記憶装置に係る構成図を示して
いる。
同図は、５ワ一ド×４ビツト×４出力ＥＦＲＯＭ（不揮
発性読出し専用メモリ）を示している。
発性読出し専用メモリ）を示している。
図において、ＭＣＩ〜ＭＣ４はメモリセル読出しブロッ
クであり、複数のメモリセル１１とビット線選択回路２
１ａ〜２４ａと、センスアンプ２１ｂ〜２４ｂから構成
されている。
クであり、複数のメモリセル１１とビット線選択回路２
１ａ〜２４ａと、センスアンプ２１ｂ〜２４ｂから構成
されている。
ビット線選択回路は２１ａ〜２４ｂは、ビット線ＢＬの
ｂｌ−ｂ４を選択するものである。センスアンプ２１ｂ
〜２４ｂは、選を尺されたメモリセル１１のデータを増
幅して、読出しデータＤ１〜Ｄ４を出力するものである
。
ｂｌ−ｂ４を選択するものである。センスアンプ２１ｂ
〜２４ｂは、選を尺されたメモリセル１１のデータを増
幅して、読出しデータＤ１〜Ｄ４を出力するものである
。
１４はワード線選択回路であり、ワード線ＷＬのＷ１〜
Ｗ５を選択するものである。１５は入カバ、ファ回路で
あり、ワード線選択回路１４にアドレスを与えるもので
ある。
Ｗ５を選択するものである。１５は入カバ、ファ回路で
あり、ワード線選択回路１４にアドレスを与えるもので
ある。
ここで、メモリセル１売出しフ゛ロックＭＣＩ〜ＭＣ４
が、ワード線ＷＬに対してそれぞれ独立して設けられて
いる。
が、ワード線ＷＬに対してそれぞれ独立して設けられて
いる。
３１．３２は、故障検出手段１３の一実施例となるパリ
ティ計算回路及び比較回路である。パリティ計算回路３
Ｉは、各メモリセル読出しブロックＭＣｌ−ＭＣ４から
出力される読出しデータＤ１、−Ｄ４よりパリティ計算
をするものである。
ティ計算回路及び比較回路である。パリティ計算回路３
Ｉは、各メモリセル読出しブロックＭＣｌ−ＭＣ４から
出力される読出しデータＤ１、−Ｄ４よりパリティ計算
をするものである。
比較回路３２はパリティ計算されたパリティビットと、
パリティセルブロックより人力したパリティビットとを
比較し、読出しデータＤ１〜Ｄ４の不良ビットを検出す
るものである。
パリティセルブロックより人力したパリティビットとを
比較し、読出しデータＤ１〜Ｄ４の不良ビットを検出す
るものである。
このようにして、各メモリセル読出しブロックＭＣｌ−
ＭＣ４が、ワード線ＷＬに対して、それぞれ独立して設
けられている。
ＭＣ４が、ワード線ＷＬに対して、それぞれ独立して設
けられている。
このため、従来のように隣接する他のメモリセル読出し
ブロックＭＣ２に断線箇所５等を生じていても、その影
響は当該メモリセル読出しブロックＭＣＩの読出しデー
タＤＩには波及しない。
ブロックＭＣ２に断線箇所５等を生じていても、その影
響は当該メモリセル読出しブロックＭＣＩの読出しデー
タＤＩには波及しない。
これにより、当該読み出しデータと、他の読出しデータ
との従属性が断たれた状態、すなわち完全に独立した状
態とすることが可能となる。
との従属性が断たれた状態、すなわち完全に独立した状
態とすることが可能となる。
第４図は、本発明の実施例の半導体記憶装置の故障検出
方法に係るフローチャートである。
方法に係るフローチャートである。
図において、第３図のような５ワード×４ビツト×４出
力のＥＦＲＯＭの場合、まずステップＰ１で、ワード線
ＷＬのＷ１〜Ｗ５の選択に対して、メモリセル１１の読
出しデータＤＩ、Ｄ２．Ｄ３又は独立して出力する４つ
のメモリセル読出しブロックＭＣＩ ＭＣ２，ＭＣ３
及びＭＣ４を構成する。
力のＥＦＲＯＭの場合、まずステップＰ１で、ワード線
ＷＬのＷ１〜Ｗ５の選択に対して、メモリセル１１の読
出しデータＤＩ、Ｄ２．Ｄ３又は独立して出力する４つ
のメモリセル読出しブロックＭＣＩ ＭＣ２，ＭＣ３
及びＭＣ４を構成する。
次いで、ステップＰ２で各メモリセル読出しブロックＭ
Ｃｌ−ＭＣ４から出力される読出しデータＤＩ−０４の
パリティ計算をする。例えば、第５図に示すように、ワ
ード線ＷＬのＷ５とビットＢＬのｂｌとを選択したとす
ると、図中Δ印のメモリセル１６が選択される。このと
き、メモリセル読出しブロックＭＣ２のワード線Ｗ５に
何らかの原因により、断線箇所１７を生じていたと仮定
する。
Ｃｌ−ＭＣ４から出力される読出しデータＤＩ−０４の
パリティ計算をする。例えば、第５図に示すように、ワ
ード線ＷＬのＷ５とビットＢＬのｂｌとを選択したとす
ると、図中Δ印のメモリセル１６が選択される。このと
き、メモリセル読出しブロックＭＣ２のワード線Ｗ５に
何らかの原因により、断線箇所１７を生じていたと仮定
する。
この場合、メモリセル読出しブロックＭＣＩ。
ＭＣ３，ＭＣ４の読出しＤＩ、Ｄ３ Ｄ４は、正論理
データとなり、メモリセルＭＣ２の読出しデータＤ２ば
、反転論理データとなる。
データとなり、メモリセルＭＣ２の読出しデータＤ２ば
、反転論理データとなる。
次にステップＰ３で故障判断をする。ここで、例えば偶
数１ビツトパリテイを使用した場合、パリティセルから
のパリティビットと、読出しデータＤ１〜Ｄ４より計算
したパリティビットとを比較する。このとき、両パリテ
ィビットが一致した場合（ＹＥＳ）には、故障がないの
で故障検出処理を終了す茶０両パリティピットが一致し
ない場合（Ｎｏ）には、ステップＰ４に移行して誤り訂
正処理を行う。
数１ビツトパリテイを使用した場合、パリティセルから
のパリティビットと、読出しデータＤ１〜Ｄ４より計算
したパリティビットとを比較する。このとき、両パリテ
ィビットが一致した場合（ＹＥＳ）には、故障がないの
で故障検出処理を終了す茶０両パリティピットが一致し
ない場合（Ｎｏ）には、ステップＰ４に移行して誤り訂
正処理を行う。
ステップＰ４では、冗長回路の冗長セルにデータを転送
し、読出しデータＤ２について正論理データを得る。
し、読出しデータＤ２について正論理データを得る。
これにより、読出しデータＤ２の誤り訂正をすることが
できる。
できる。
なお、第５図に本発明の実施例の故障検出方法に係る説
明図を示している。
明図を示している。
図において、１６は選択されたメモリセル、１７は断線
箇所を示している。断線箇所１７などの不良モードは、
単純な単ビツト不良は少なく、ワード線ＷＬやピント線
の断線、短絡などにより生ずるものが多い。
箇所を示している。断線箇所１７などの不良モードは、
単純な単ビツト不良は少なく、ワード線ＷＬやピント線
の断線、短絡などにより生ずるものが多い。
このようにして、各メモリセル読出しプロ、りＭＣｌ−
ＭＣ４から出力される読出しデータＤ１〜Ｄ４が１ビッ
ト単位に独立している。
ＭＣ４から出力される読出しデータＤ１〜Ｄ４が１ビッ
ト単位に独立している。
このため、従来のように同一ワード線を共用することが
ないので、偶数の不良ビットを含むという概念が無くな
る。したがって、読出しデータＤ１〜Ｄ４により、例え
ばパリティ計算をした場合、パリティヒ゛ントそのもの
が正Ｇ’ｆＩなものとなる。
ないので、偶数の不良ビットを含むという概念が無くな
る。したがって、読出しデータＤ１〜Ｄ４により、例え
ばパリティ計算をした場合、パリティヒ゛ントそのもの
が正Ｇ’ｆＩなものとなる。
これにより、読出しデータＤＩ−０４の真の不良検出を
することが可能となる。
することが可能となる。
〔発明の効果］
以上説明したように本発明によれば、当該メモリセル読
出しブロックの読出しデータを、他のメモリセル読出し
ブロックの読出しデータから独立させることができる。
出しブロックの読出しデータを、他のメモリセル読出し
ブロックの読出しデータから独立させることができる。
このため、他のメモリセル読出しブロックで発生してい
る不良ビットに対して、当該メモリセル読出しブロック
が関与しなくなる。従って、パリティビットを従来に比
べて正確にすることが可能となる。
る不良ビットに対して、当該メモリセル読出しブロック
が関与しなくなる。従って、パリティビットを従来に比
べて正確にすることが可能となる。
これにより、不良ビットの誤検出を低減することができ
る。従って、半導体記憶装置の生産歩留りの向上と、生
産コストのイ【（滅とに寄与するところが大きい。
る。従って、半導体記憶装置の生産歩留りの向上と、生
産コストのイ【（滅とに寄与するところが大きい。
第１回は、本発明の半導体記憶装置に係る原理図、
第２図は、本発明の半導体記憶装置の故障検出方法に係
る原理図、 第３図は、本発明の実施例の半導体記憶装置に係る構成
図、 第４図は、本発明の実施例の半導体記憶装置の故障検出
方法に係るフローチャート、 第５図は、本発明の実施例の故障検出方法に係る説明図
、 第６図は、従来例の半導体記憶装置に係る説明図である
。 （符号の説明） ＭＣ１〜ＭＣｎ・・・メモリセル読出しブロック、Ｄ１
〜Ｄｎ・・・読出しデータ、 １．１１．１６・・・メモリセル、 １２・・・ビット線読出し手段、 ２１４・・・ワード線選択回路、 １５・・・人力バッファ回路、 ５．１７・・・断線箇所、 ３ ２１ａ〜２４ａ・・・ビット線５ＡＩ７＜回路、４
２１ｂ〜２４ｂ・・・センスアンプ、３１・・・パリテ
ィ計算回路、 ３２・・・比較回路、 ｂ１〜ｂ４．ＢＬ・・・ピント線、 Ｗｌ−Ｗ５．ＷＬ・・・ワード線。
る原理図、 第３図は、本発明の実施例の半導体記憶装置に係る構成
図、 第４図は、本発明の実施例の半導体記憶装置の故障検出
方法に係るフローチャート、 第５図は、本発明の実施例の故障検出方法に係る説明図
、 第６図は、従来例の半導体記憶装置に係る説明図である
。 （符号の説明） ＭＣ１〜ＭＣｎ・・・メモリセル読出しブロック、Ｄ１
〜Ｄｎ・・・読出しデータ、 １．１１．１６・・・メモリセル、 １２・・・ビット線読出し手段、 ２１４・・・ワード線選択回路、 １５・・・人力バッファ回路、 ５．１７・・・断線箇所、 ３ ２１ａ〜２４ａ・・・ビット線５ＡＩ７＜回路、４
２１ｂ〜２４ｂ・・・センスアンプ、３１・・・パリテ
ィ計算回路、 ３２・・・比較回路、 ｂ１〜ｂ４．ＢＬ・・・ピント線、 Ｗｌ−Ｗ５．ＷＬ・・・ワード線。
Claims (2)
- （１）ワード線（ＷＬ）に接続されたメモリセル（１１
）、及び該メモリセル（１１）の読出しデータ（Ｄｎ）
を出力するビット線読出し手段（１２）からなる複数の
メモリセル読出しブロック（ＭＣ１〜ＭＣｎ）と、読出
しデータ（Ｄ１〜Ｄｎ）の不良を検出する故障検出手段
（１３）とを具備し、 前記各メモリセル読出しブロック（ＭＣ１〜ＭＣｎ）が
ワード線（ＷＬ）に対して、それぞれ独立して設けられ
ていることを特徴とする半導体記憶装置。 - （２）ワード線（ＷＬ）の選択に対して、メモリセル（
１１）の読出しデータ（Ｄｎ）を独立して１ビット単位
に出力する複数のメモリセル読出しブロック（ＭＣ１〜
ＭＣｎ）を構成し、 前記各メモリセル読出しブロック（ＭＣ１〜ＭＣｎ）か
ら出力される読出しデータ（Ｄ１〜Ｄｎ）の不良検出を
行うことを特徴とする半導体記憶装置の故障検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014487A JPH02195600A (ja) | 1989-01-23 | 1989-01-23 | 半導体記憶装置及びその故障検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014487A JPH02195600A (ja) | 1989-01-23 | 1989-01-23 | 半導体記憶装置及びその故障検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02195600A true JPH02195600A (ja) | 1990-08-02 |
Family
ID=11862406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1014487A Pending JPH02195600A (ja) | 1989-01-23 | 1989-01-23 | 半導体記憶装置及びその故障検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02195600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520896A (ja) * | 1991-07-16 | 1993-01-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105800A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | 半導体メモリ |
-
1989
- 1989-01-23 JP JP1014487A patent/JPH02195600A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105800A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | 半導体メモリ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520896A (ja) * | 1991-07-16 | 1993-01-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6262924B1 (en) | 1993-05-14 | 2001-07-17 | Fujitsu Limited | Programmable semiconductor memory device |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240111625A1 (en) | Memory repair method and apparatus based on error code tracking | |
| TW556203B (en) | Semiconductor memory device having ECC type error recovery circuit | |
| JP3842238B2 (ja) | メモリ・システム及びこれのテスト方法 | |
| CN1096681C (zh) | 半导体存储器件的冗余电路及其方法 | |
| KR102378466B1 (ko) | 메모리 장치 및 모듈 | |
| JPH1125689A (ja) | 半導体メモリ装置テスト方法及び半導体メモリ装置 | |
| JP3935149B2 (ja) | 半導体集積回路 | |
| JPS6042560B2 (ja) | 半導体記憶装置 | |
| JPS62117200A (ja) | 自己テスト機能付き半導体メモリおよび自己テスト方法 | |
| US7206988B1 (en) | Error-correction memory architecture for testing production errors | |
| JP2006179131A (ja) | メモリシステム及び半導体記憶装置 | |
| CN1133173C (zh) | 用于检测数字半导体电路装置的测试电路和方法 | |
| JP2011238330A (ja) | テスト回路及びそれを利用した半導体メモリ装置 | |
| JPS6284498A (ja) | 半導体記憶装置 | |
| JPH02195600A (ja) | 半導体記憶装置及びその故障検出方法 | |
| KR20080007806A (ko) | Ｅｃｃ엔진을 이용한 병렬 비트 테스트 방법 및 그 장치 | |
| JPH01165099A (ja) | 半導体記憶装置 | |
| JPS62299000A (ja) | 半導体メモリ | |
| US11928026B2 (en) | Memory and operation method of memory | |
| US12417815B2 (en) | Memory device including error correction device | |
| US20260057954A1 (en) | Memory device adopting on-chip ecc scheme and test method thereof | |
| JP2801933B2 (ja) | 半導体記憶装置 | |
| CN110827878A (zh) | 存储器装置 | |
| JP5206278B2 (ja) | 半導体メモリ | |
| KR102087509B1 (ko) | 메모리 디바이스 |