JPH0520896A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0520896A JPH0520896A JP3175042A JP17504291A JPH0520896A JP H0520896 A JPH0520896 A JP H0520896A JP 3175042 A JP3175042 A JP 3175042A JP 17504291 A JP17504291 A JP 17504291A JP H0520896 A JPH0520896 A JP H0520896A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- blocks
- cell array
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
- Memory System (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】 同時に外部に読出されるべき３２ビットのデ
ータと、このデータに生じた１ビットの誤りを訂正する
のに必要な３２ビットのパリティデータとがＥＣＣ９に
入力される誤り訂正機能付マスクＲＯＭにおいて、メモ
リセルアレイ１，２が、ＥＣＣ９に入力されるべき複数
のデータＤ０〜Ｄ７，Ｐ０〜Ｐ３に対応して複数のブロ
ックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３に分割され、か
つ、各ブロックが、他のいずれのブロックとも独立な複
数のワード線ＷＬを有する。データ読出時には、これら
複数のブロックのそれぞれによって１本のワード線ＷＬ
が活性化される。 【効果】 ワード線ＷＬの断線やショートなどが、これ
ら複数のブロックのうちのいずれにおいて発生しても、
この故障の発生箇所が１つのブロック内だけであれば、
ＥＣＣ９に与えられる複数のデータのうち、欠陥のある
ワード線を含むブロック以外のブロックから読出された
データはすべて正しいので、ＥＣＣ９は正しいデータを
出力することができる。
ータと、このデータに生じた１ビットの誤りを訂正する
のに必要な３２ビットのパリティデータとがＥＣＣ９に
入力される誤り訂正機能付マスクＲＯＭにおいて、メモ
リセルアレイ１，２が、ＥＣＣ９に入力されるべき複数
のデータＤ０〜Ｄ７，Ｐ０〜Ｐ３に対応して複数のブロ
ックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３に分割され、か
つ、各ブロックが、他のいずれのブロックとも独立な複
数のワード線ＷＬを有する。データ読出時には、これら
複数のブロックのそれぞれによって１本のワード線ＷＬ
が活性化される。 【効果】 ワード線ＷＬの断線やショートなどが、これ
ら複数のブロックのうちのいずれにおいて発生しても、
この故障の発生箇所が１つのブロック内だけであれば、
ＥＣＣ９に与えられる複数のデータのうち、欠陥のある
ワード線を含むブロック以外のブロックから読出された
データはすべて正しいので、ＥＣＣ９は正しいデータを
出力することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、誤り訂正回路を有する半導体記憶装置に関す
る。
し、特に、誤り訂正回路を有する半導体記憶装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置には、メモリセルアレイ
からのデータ読出時に、読出されたデータに誤りがあっ
た場合それを訂正する誤り訂正回路（ＥｒｒｏｒＣｏｒ
ｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ：以下、ＥＣＣと略
す）が内蔵されたものがある。
からのデータ読出時に、読出されたデータに誤りがあっ
た場合それを訂正する誤り訂正回路（ＥｒｒｏｒＣｏｒ
ｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ：以下、ＥＣＣと略
す）が内蔵されたものがある。
【０００３】一般に、任意のビット長のデータに誤りが
あるか否かは、このデータにパリティビットと呼ばれる
１ビットのデータを付加することによって検出できる。
このような検出方法はパリティチェックと呼ばれる。パ
リティチェックによれば、誤りを検出されるべきデータ
およびパリティビットのデータのうち、データ“１”の
ビットの数が偶数（または奇数）となるように、パリテ
ィビットのデータが設定される。このため、パリティビ
ットを含むすべてのビットのうち、データ“１”である
ビットの数を調べれば１ビットの誤りの有無を検出する
ことができる。
あるか否かは、このデータにパリティビットと呼ばれる
１ビットのデータを付加することによって検出できる。
このような検出方法はパリティチェックと呼ばれる。パ
リティチェックによれば、誤りを検出されるべきデータ
およびパリティビットのデータのうち、データ“１”の
ビットの数が偶数（または奇数）となるように、パリテ
ィビットのデータが設定される。このため、パリティビ
ットを含むすべてのビットのうち、データ“１”である
ビットの数を調べれば１ビットの誤りの有無を検出する
ことができる。
【０００４】しかしながら、パリティチェックによれ
ば、どのビットに誤りがあるかを検出することはできな
いので、誤りを訂正することができない。そこで、誤り
を検出し、かつこれを訂正するためには、誤りを検出さ
れるべきデータに、複数ビットのデータが付加される。
この複数ビットのデータは、誤りの検出および訂正のた
めの冗長ビットであり、チェックビットと呼ばれる。以
下、チェックビットのデータをパリティデータと呼ぶ。
パリティビットが付加されたデータは誤り訂正コードと
呼ばれる。
ば、どのビットに誤りがあるかを検出することはできな
いので、誤りを訂正することができない。そこで、誤り
を検出し、かつこれを訂正するためには、誤りを検出さ
れるべきデータに、複数ビットのデータが付加される。
この複数ビットのデータは、誤りの検出および訂正のた
めの冗長ビットであり、チェックビットと呼ばれる。以
下、チェックビットのデータをパリティデータと呼ぶ。
パリティビットが付加されたデータは誤り訂正コードと
呼ばれる。
【０００５】一般に、３２ビットのデータに発生した１
ビットの誤りを訂正するには、６ビットのパリティデー
タを付加する必要があり、８ビットのデータに発生した
１ビットの誤りを訂正するには４ビットのパリティデー
タが必要である。
ビットの誤りを訂正するには、６ビットのパリティデー
タを付加する必要があり、８ビットのデータに発生した
１ビットの誤りを訂正するには４ビットのパリティデー
タが必要である。
【０００６】ＥＣＣは、読出されたデータと、これに対
応するパリティデータとに、所定の演算を施すことによ
って、前記読出されたデータの誤りを訂正し、訂正後の
データを最終的な読出データとして出力する。ＥＣＣに
おける誤り訂正の原理及び、その実現方法は、周知であ
り、例えば文献「インターフェース」１９８４年８月
号，ｐｐ．２３６〜２５０に示されているので、ここで
は具体的な説明は省略する。
応するパリティデータとに、所定の演算を施すことによ
って、前記読出されたデータの誤りを訂正し、訂正後の
データを最終的な読出データとして出力する。ＥＣＣに
おける誤り訂正の原理及び、その実現方法は、周知であ
り、例えば文献「インターフェース」１９８４年８月
号，ｐｐ．２３６〜２５０に示されているので、ここで
は具体的な説明は省略する。
【０００７】このようなＥＣＣは、その製造工程中に、
予めデータが書込まれ、製造後はデータの読出しのみが
可能な、いわゆるマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）に現在多く適用されている。最近では、
ＥＣＣは、ＥＥＰＲＯＭ（Ｅｒｅｃｔｏｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ ＲＯＭ）などの、製造後にデータを書換えることが
可能な記憶装置にも適用することが提案されている。
予めデータが書込まれ、製造後はデータの読出しのみが
可能な、いわゆるマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）に現在多く適用されている。最近では、
ＥＣＣは、ＥＥＰＲＯＭ（Ｅｒｅｃｔｏｒｉｃａｌｌｙ
Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ ＲＯＭ）などの、製造後にデータを書換えることが
可能な記憶装置にも適用することが提案されている。
【０００８】図５は、ＥＣＣを有する従来のマスクＲＯ
Ｍの全体構成の一例を示す概略ブロック図である。次
に、図５を参照しながら、ＥＣＣを有する従来のマスク
ＲＯＭの構成について説明する。
Ｍの全体構成の一例を示す概略ブロック図である。次
に、図５を参照しながら、ＥＣＣを有する従来のマスク
ＲＯＭの構成について説明する。
【０００９】このマスクＲＯＭは、外部に読出されるべ
き本来のデータが記憶されたメモリセルアレイ（以下、
正規メモリセルアレイと呼ぶ）１と、メモリセルアレイ
１から読出されたデータの誤りを訂正するのに必要なパ
リティデータが記憶されたメモリセルアレイ（以下、パ
リティメモリセルアレイと呼ぶ）２とを含む。
き本来のデータが記憶されたメモリセルアレイ（以下、
正規メモリセルアレイと呼ぶ）１と、メモリセルアレイ
１から読出されたデータの誤りを訂正するのに必要なパ
リティデータが記憶されたメモリセルアレイ（以下、パ
リティメモリセルアレイと呼ぶ）２とを含む。
【００１０】正規メモリセルアレイ１は、８ビットのデ
ータに対応して８個のブロックＤＢ０〜ＤＢ７を含む。
同様に、パリティメモリセルアレイ２は、４ビットのパ
リティデータに対応して、４つのブロックＤＰ０〜ＤＰ
３を含む。
ータに対応して８個のブロックＤＢ０〜ＤＢ７を含む。
同様に、パリティメモリセルアレイ２は、４ビットのパ
リティデータに対応して、４つのブロックＤＰ０〜ＤＰ
３を含む。
【００１１】複数（たとえば１０２４）のワード線ＷＬ
が、正規メモリセルアレイ１およびパリティメモリセル
アレイ２に共通に設けられる。複数（たとえば１２８
本）のビット線ＢＬが、１２個のブロックＤＢ０〜ＤＢ
７，ＤＰ０〜ＤＰ３の各々に設けられる。
が、正規メモリセルアレイ１およびパリティメモリセル
アレイ２に共通に設けられる。複数（たとえば１２８
本）のビット線ＢＬが、１２個のブロックＤＢ０〜ＤＢ
７，ＤＰ０〜ＤＰ３の各々に設けられる。
【００１２】これらのワード線ＷＬはＸデコーダ３に接
続され、これらのビット線ＢＬは、Ｙゲート７に接続さ
れる。
続され、これらのビット線ＢＬは、Ｙゲート７に接続さ
れる。
【００１３】アドレスバッファ５は、アドレス入力端子
Ａ０〜Ａｎに外部から供給されたアドレス信号を波形整
形および増幅して、Ｘデコーダ３およびＹデコーダ４に
与える。
Ａ０〜Ａｎに外部から供給されたアドレス信号を波形整
形および増幅して、Ｘデコーダ３およびＹデコーダ４に
与える。
【００１４】Ｘデコーダ３は、アドレスバッファ５から
のアドレス信号をデコードして、前記複数のワード線Ｗ
Ｌのうち、このアドレス信号に対応する１本のみを活性
化する。
のアドレス信号をデコードして、前記複数のワード線Ｗ
Ｌのうち、このアドレス信号に対応する１本のみを活性
化する。
【００１５】Ｙデコーダ４は、アドレスバッファ５から
のアドレス信号をデコードして、Ｙゲート７を制御す
る。
のアドレス信号をデコードして、Ｙゲート７を制御す
る。
【００１６】具体的には、Ｙゲート７は、８個のメモリ
セルアレイブロックＤＢ０〜ＤＢ７に対応する８個のブ
ロックＹＧＤ０〜ＹＧＤ７と、４つのパリティメモリセ
ルアレイブロックＤＰ０〜ＤＰ３に対応する４つのブロ
ックＹＧＰ０〜ＹＧＰ３に分割される。Ｙゲート７内の
８個のブロックＹＧＤ０〜ＹＧＤ７の各々は、Ｙデコー
ダ４のデコード出力に応答して、対応する正規メモリセ
ルアレイブロックのビット線ＢＬのうちの１本のみをセ
ンスアンプ群８に電気的に接続する。同様に、Ｙゲート
７内の残り４つのブロックＹＧＰ０〜ＹＧＰ３各々は、
Ｙデコーダ４のデコード出力に応答して、対応するパリ
ティメモリセルアレイブロックのビット線ＢＬのうちの
１本のみをセンスアンプ群８に電気的に接続する。
セルアレイブロックＤＢ０〜ＤＢ７に対応する８個のブ
ロックＹＧＤ０〜ＹＧＤ７と、４つのパリティメモリセ
ルアレイブロックＤＰ０〜ＤＰ３に対応する４つのブロ
ックＹＧＰ０〜ＹＧＰ３に分割される。Ｙゲート７内の
８個のブロックＹＧＤ０〜ＹＧＤ７の各々は、Ｙデコー
ダ４のデコード出力に応答して、対応する正規メモリセ
ルアレイブロックのビット線ＢＬのうちの１本のみをセ
ンスアンプ群８に電気的に接続する。同様に、Ｙゲート
７内の残り４つのブロックＹＧＰ０〜ＹＧＰ３各々は、
Ｙデコーダ４のデコード出力に応答して、対応するパリ
ティメモリセルアレイブロックのビット線ＢＬのうちの
１本のみをセンスアンプ群８に電気的に接続する。
【００１７】センスアンプ群８は、８個のＹゲートブロ
ックＹＧＤ０〜ＹＤＧ７と４つのＹＴゲートブロックＹ
ＧＰ０〜ＹＧＰ３とにそれぞれ対応して、８個のセンス
アンプＳＡＤ０〜ＳＡＤ７と、４個のセンスアンプＳＡ
Ｐ０〜ＳＡＰ３とを含む。これら合計１２個のセンスア
ンプＳＡＤ０〜ＳＡＤ７，ＳＡＰ０〜ＳＡＰ３は、各
々、対応するＹゲートブロックによって電気的に接続さ
れた１本のビット線ＢＬ上の信号を感知・増幅してＥＣ
Ｃ９に与える。
ックＹＧＤ０〜ＹＤＧ７と４つのＹＴゲートブロックＹ
ＧＰ０〜ＹＧＰ３とにそれぞれ対応して、８個のセンス
アンプＳＡＤ０〜ＳＡＤ７と、４個のセンスアンプＳＡ
Ｐ０〜ＳＡＰ３とを含む。これら合計１２個のセンスア
ンプＳＡＤ０〜ＳＡＤ７，ＳＡＰ０〜ＳＡＰ３は、各
々、対応するＹゲートブロックによって電気的に接続さ
れた１本のビット線ＢＬ上の信号を感知・増幅してＥＣ
Ｃ９に与える。
【００１８】正規メモリセルアレイブロックＤＢ０〜Ｄ
Ｂ７の各々と、パリティメモリセルアレイブロックＤＰ
０〜ＤＰ３の各々とはいずれも、複数の行および複数の
列のマトリックス上に配列されたメモリセルＭＣを含
む。同一行に配置されたメモリセルＭＣは同じワード線
ＷＬに接続され、同一行に配列されたメモリセルＭＣは
同一のビット線ＢＬに接続される。
Ｂ７の各々と、パリティメモリセルアレイブロックＤＰ
０〜ＤＰ３の各々とはいずれも、複数の行および複数の
列のマトリックス上に配列されたメモリセルＭＣを含
む。同一行に配置されたメモリセルＭＣは同じワード線
ＷＬに接続され、同一行に配列されたメモリセルＭＣは
同一のビット線ＢＬに接続される。
【００１９】１本のワード線ＷＬが活性化されると、こ
のワード線ＷＬに接続される各メモリセルＭＣの記憶デ
ータに応じた電位変化が、そのメモリセルＭＣに接続さ
れたビット線ＢＬに現われる。したがって、各正規メモ
リセルアレイブロックＤＢ０〜ＤＢ７および各パリティ
メモリセルアレイブロックＤＰ０〜ＤＰ３にそれぞれ含
まれるメモリセル列の数をＮ列とすると、Ｙゲート７に
は、同じワード線ＷＬに接続される（１２×Ｎ）個のメ
モリセルＭＣの記憶データが同時に与えられる。しか
し、正規メモリセルアレイ１に対応して設けられた各Ｙ
ゲートブロックＹＧＤ０〜ＹＧＤ７は対応するメモリセ
ルアレイブロック内の１本のビット線ＢＬのみを対応す
るセンスアンプに電気的に接続し、パリティメモリセル
アレイ２に対応して設けられた各ＹゲートブロックＹＧ
Ｐ０〜ＹＧＰ３は対応するパリティメモリセルアレイブ
ロック内の１本のビット線ＢＬのみを対応するセンスア
ンプに接続する。この結果、センスアンプ群８は、メモ
リセルアレイブロックＤＢ０からＹゲートブロックＹＧ
Ｄ０に与えられたＮ個のデータ信号のうちの１つ，メモ
リセルアレイブロックＤＢ１からＹゲートブロックＹＧ
Ｄ１に与えられたＮ個のデータ信号のうつの１つ，…，
およびメモリセルアレイブロックＧＢ７からＹゲートブ
ロックＹＧＤ７に与えられたＮ個のデータ信号のうちの
１つ，パリティメモリセルアレイブロックＤＰ０からＹ
ゲートブロックＹＧＰ０に与えられたＮ個のデータ信号
のうちの１つ，…，およびパリティメモリセルアレイブ
ロックＤＰ３からＹゲートブロックＹＧＰ３に与えられ
たＮ個のデータ信号のうちの１つをそれぞれ増幅して、
ＥＣＣ９への入力信号Ｄ０，Ｄ１，…，Ｄ７，Ｄ０，
…，Ｐ３とする。
のワード線ＷＬに接続される各メモリセルＭＣの記憶デ
ータに応じた電位変化が、そのメモリセルＭＣに接続さ
れたビット線ＢＬに現われる。したがって、各正規メモ
リセルアレイブロックＤＢ０〜ＤＢ７および各パリティ
メモリセルアレイブロックＤＰ０〜ＤＰ３にそれぞれ含
まれるメモリセル列の数をＮ列とすると、Ｙゲート７に
は、同じワード線ＷＬに接続される（１２×Ｎ）個のメ
モリセルＭＣの記憶データが同時に与えられる。しか
し、正規メモリセルアレイ１に対応して設けられた各Ｙ
ゲートブロックＹＧＤ０〜ＹＧＤ７は対応するメモリセ
ルアレイブロック内の１本のビット線ＢＬのみを対応す
るセンスアンプに電気的に接続し、パリティメモリセル
アレイ２に対応して設けられた各ＹゲートブロックＹＧ
Ｐ０〜ＹＧＰ３は対応するパリティメモリセルアレイブ
ロック内の１本のビット線ＢＬのみを対応するセンスア
ンプに接続する。この結果、センスアンプ群８は、メモ
リセルアレイブロックＤＢ０からＹゲートブロックＹＧ
Ｄ０に与えられたＮ個のデータ信号のうちの１つ，メモ
リセルアレイブロックＤＢ１からＹゲートブロックＹＧ
Ｄ１に与えられたＮ個のデータ信号のうつの１つ，…，
およびメモリセルアレイブロックＧＢ７からＹゲートブ
ロックＹＧＤ７に与えられたＮ個のデータ信号のうちの
１つ，パリティメモリセルアレイブロックＤＰ０からＹ
ゲートブロックＹＧＰ０に与えられたＮ個のデータ信号
のうちの１つ，…，およびパリティメモリセルアレイブ
ロックＤＰ３からＹゲートブロックＹＧＰ３に与えられ
たＮ個のデータ信号のうちの１つをそれぞれ増幅して、
ＥＣＣ９への入力信号Ｄ０，Ｄ１，…，Ｄ７，Ｄ０，
…，Ｐ３とする。
【００２０】このようにして、各正規メモリセルアレイ
ブロックＤＢ０〜ＤＢ７および各パリティメモリセルア
レイブロックＤＰ０〜ＤＰ３からそれぞれ、同じワード
線ＷＬに接続される１つのメモリセルＭＣの記憶データ
がＥＣＣ９に読出される。
ブロックＤＢ０〜ＤＢ７および各パリティメモリセルア
レイブロックＤＰ０〜ＤＰ３からそれぞれ、同じワード
線ＷＬに接続される１つのメモリセルＭＣの記憶データ
がＥＣＣ９に読出される。
【００２１】そこで、正規メモリセルアレイ１およびパ
リティメモリセルアレイ２から同時にＥＣＣ９に読出さ
れるべき１２ビットのデータＤ０〜Ｄ７，Ｐ０〜ＰＯ３
に発生した１ビットの誤りの検出および訂正が、ＥＣＣ
９が実行する演算動作によって実現されるような、所定
のパリティデータがパリティメモリセルアレイ２に、製
造時に予め書込まれている。もちろん、パリティメモリ
セルアレイ２に書込まれるべきパリティデータは、メモ
リセルアレイ１の記憶データに応じて決定される。
リティメモリセルアレイ２から同時にＥＣＣ９に読出さ
れるべき１２ビットのデータＤ０〜Ｄ７，Ｐ０〜ＰＯ３
に発生した１ビットの誤りの検出および訂正が、ＥＣＣ
９が実行する演算動作によって実現されるような、所定
のパリティデータがパリティメモリセルアレイ２に、製
造時に予め書込まれている。もちろん、パリティメモリ
セルアレイ２に書込まれるべきパリティデータは、メモ
リセルアレイ１の記憶データに応じて決定される。
【００２２】正規メモリセルアレイ１には、外部に読出
されるべきデータが製造時に予め書込まれている。しか
しながら、種々の原因によりメモリセルアレイ１から読
出されたデータは必ずしも本来読出されるべき正しいデ
ータでない場合がある。このような場合に、ＥＣＣ９の
動作によってメモリセルアレイ１から読出されたデータ
が正しいデータに訂正される。
されるべきデータが製造時に予め書込まれている。しか
しながら、種々の原因によりメモリセルアレイ１から読
出されたデータは必ずしも本来読出されるべき正しいデ
ータでない場合がある。このような場合に、ＥＣＣ９の
動作によってメモリセルアレイ１から読出されたデータ
が正しいデータに訂正される。
【００２３】したがって、ＥＣＣ９には、本来外部に読
出されるべき８ビットデータと、この８ビットデータに
発生した１ビットの誤りを訂正するのに必要な４ビット
のパリティデータＰ０〜Ｐ３が同時に与えられる。ＥＣ
Ｃ９は、この８ビットのデータＤ０〜Ｄ７と、この４ビ
ットのパリティデータＰ０〜Ｐ３とに所定の演算を施し
て、読出された８ビットのデータＤ０〜Ｄ７のうちのい
ずれか１つのビットに誤りがあった場合にはこれを訂正
して、誤りがない場合にはそのまま、出力バッファ１０
に与える。出力バッファ１０は、ＥＣＣ９の出力信号、
すなわち、訂正後の８ビットのデータＤ０′〜Ｄ７′
を、増幅してデータ出力端子ＤＴ０〜ＤＴ７に供給す
る。
出されるべき８ビットデータと、この８ビットデータに
発生した１ビットの誤りを訂正するのに必要な４ビット
のパリティデータＰ０〜Ｐ３が同時に与えられる。ＥＣ
Ｃ９は、この８ビットのデータＤ０〜Ｄ７と、この４ビ
ットのパリティデータＰ０〜Ｐ３とに所定の演算を施し
て、読出された８ビットのデータＤ０〜Ｄ７のうちのい
ずれか１つのビットに誤りがあった場合にはこれを訂正
して、誤りがない場合にはそのまま、出力バッファ１０
に与える。出力バッファ１０は、ＥＣＣ９の出力信号、
すなわち、訂正後の８ビットのデータＤ０′〜Ｄ７′
を、増幅してデータ出力端子ＤＴ０〜ＤＴ７に供給す
る。
【００２４】出力バッファ１０は、ＥＣＣ９が出力する
８ビットのデータＤ０′〜Ｄ７′に対応して８個のバッ
ファ回路ＯＵＴ０〜ＯＵＴ７を含む。これら８個のバッ
ファ回路ＯＵＴ０〜ＯＵＴ７がそれぞれ８個のデータ出
力端子ＤＰ０〜ＤＰ７に接続される。
８ビットのデータＤ０′〜Ｄ７′に対応して８個のバッ
ファ回路ＯＵＴ０〜ＯＵＴ７を含む。これら８個のバッ
ファ回路ＯＵＴ０〜ＯＵＴ７がそれぞれ８個のデータ出
力端子ＤＰ０〜ＤＰ７に接続される。
【００２５】制御回路６は、制御信号入力端子ＣＴＬに
外部から供給された制御信号に応答して、アドレスバッ
ファ５および出力バッファ１０等の動作を制御する。
外部から供給された制御信号に応答して、アドレスバッ
ファ５および出力バッファ１０等の動作を制御する。
【００２６】図６は、マスクＲＯＭのメモリセルアレイ
の具体的構成例を示す部分回路図である。次に、図６を
参照しながら、マスクＲＯＭの代表的なメモリセルアレ
イ構造を説明する。
の具体的構成例を示す部分回路図である。次に、図６を
参照しながら、マスクＲＯＭの代表的なメモリセルアレ
イ構造を説明する。
【００２７】図６には、ワード線の電位がローレベルと
なったときにこのワード線に接続されるメモリセルの記
憶データが読出される、いわゆる、ＮＡＮＤ型ＲＯＭの
場合が示される。
なったときにこのワード線に接続されるメモリセルの記
憶データが読出される、いわゆる、ＮＡＮＤ型ＲＯＭの
場合が示される。
【００２８】図６において、必ずデプレションタイプが
適用されるＭＯＳトランジスタには斜線が付される。各
ビット線ＢＬ１，ＢＬ２と接地ＧＮＤとの間に、合計１
８個のＮチャネルＭＯＳトランジスタＭＴ，ＳＴＤ，Ｓ
ＴＤの直列接続回路が複数個互いに並列に接続される。
これら１８個のトランジスタのうち、接地ＧＮＤに近い
側に接続される１６個のトランジスタＭＴの各々が１個
のメモリセルＭＣとして機能する。
適用されるＭＯＳトランジスタには斜線が付される。各
ビット線ＢＬ１，ＢＬ２と接地ＧＮＤとの間に、合計１
８個のＮチャネルＭＯＳトランジスタＭＴ，ＳＴＤ，Ｓ
ＴＤの直列接続回路が複数個互いに並列に接続される。
これら１８個のトランジスタのうち、接地ＧＮＤに近い
側に接続される１６個のトランジスタＭＴの各々が１個
のメモリセルＭＣとして機能する。
【００２９】同じビット線に接続される直列接続回路は
２個単位で、共通のワード線に接続される。すなわち、
各ワード線ＷＬ１〜ＷＬ３２は、ビット線ＢＬ１に接続
される２個のメモリトランジスタＭＴのゲート，ビット
線ＢＬ２に接続される２個のメモリトランジスタＭＴの
ゲート，…に共通に接続される。
２個単位で、共通のワード線に接続される。すなわち、
各ワード線ＷＬ１〜ＷＬ３２は、ビット線ＢＬ１に接続
される２個のメモリトランジスタＭＴのゲート，ビット
線ＢＬ２に接続される２個のメモリトランジスタＭＴの
ゲート，…に共通に接続される。
【００３０】このように、実際には、正規メモリセルア
レイおよびパリティメモリセルアレイにおいて、複数の
メモリトランジスタＭＴが行および列のマトリックス状
に配列され、同一列に配列されたメモリトランジスタＭ
Ｔは所定数（上記例では１６個）単位で互いに直列に接
続され、一方、同一行に配列されたメモリトランジスタ
ＭＴは、２個単位で、同じビット線に接続される。つま
り、実際には、各ビット線に対応して２つのメモリセル
列が設けられる。さらに、ワード線とは別の、行方向に
延びる２本の信号線ＳＧ１〜ＳＧ４が、１６メモリセル
行ごとに設けられる。この信号線を以下、セレクトゲー
トラインと呼ぶ。
レイおよびパリティメモリセルアレイにおいて、複数の
メモリトランジスタＭＴが行および列のマトリックス状
に配列され、同一列に配列されたメモリトランジスタＭ
Ｔは所定数（上記例では１６個）単位で互いに直列に接
続され、一方、同一行に配列されたメモリトランジスタ
ＭＴは、２個単位で、同じビット線に接続される。つま
り、実際には、各ビット線に対応して２つのメモリセル
列が設けられる。さらに、ワード線とは別の、行方向に
延びる２本の信号線ＳＧ１〜ＳＧ４が、１６メモリセル
行ごとに設けられる。この信号線を以下、セレクトゲー
トラインと呼ぶ。
【００３１】互いに直列に接続された２つのトランジス
タＳＴＥおよびＳＴＤのゲートはそれぞれ、対応する２
本のセレクトゲートラインＳＧ１〜ＳＧ４の一方および
他方に接続される。互いに隣接する２つのメモリセル列
間で、同じセレクトゲートラインに接続されるメモリセ
ルのタイプ（デプレションタイプかエンハンスメントタ
イプか）は異なる。
タＳＴＥおよびＳＴＤのゲートはそれぞれ、対応する２
本のセレクトゲートラインＳＧ１〜ＳＧ４の一方および
他方に接続される。互いに隣接する２つのメモリセル列
間で、同じセレクトゲートラインに接続されるメモリセ
ルのタイプ（デプレションタイプかエンハンスメントタ
イプか）は異なる。
【００３２】メモリトランジスタＭＴのタイプは、それ
に記憶されるべきデータに応じて決定される。具体的に
は、データ“０”が記憶されるべきメモリトランジスタ
ＭＴは、エンハンスメントタイプに設定され、データ
“１”が記憶されるべきメモリトランジスタＭＴは、デ
プレションタイプに設定される。このような各メモリト
ランジスタＭＴのタイプ設定は、製造時にそのメモリト
ランジスタＭＴのチャネル領域における不純物濃度をイ
オン注入によって調整することで行なわれる。
に記憶されるべきデータに応じて決定される。具体的に
は、データ“０”が記憶されるべきメモリトランジスタ
ＭＴは、エンハンスメントタイプに設定され、データ
“１”が記憶されるべきメモリトランジスタＭＴは、デ
プレションタイプに設定される。このような各メモリト
ランジスタＭＴのタイプ設定は、製造時にそのメモリト
ランジスタＭＴのチャネル領域における不純物濃度をイ
オン注入によって調整することで行なわれる。
【００３３】図６におけるビット線ＢＬ１，ＢＬ２の各
々および、ワード線ＷＬ１〜ＷＬ３２の各々がそれぞ
れ、図５における１本のビット線ＢＬおよび１本のワー
ド線ＷＬに対応する。
々および、ワード線ＷＬ１〜ＷＬ３２の各々がそれぞ
れ、図５における１本のビット線ＢＬおよび１本のワー
ド線ＷＬに対応する。
【００３４】図５のＸデコーダ３は、実際には、アドレ
スバッファ５からのアドレス信号に応答して、１本のワ
ード線とともに１本のセレクトゲートラインを活性化す
る。ＮＡＮＤ型ＲＯＭの場合、活性化されたセレクトゲ
ートラインおよび活性化されたワード線の電位はそれぞ
れ、ハイレベル（メモリトランジスタとして用いられて
いるエンハンスメントタイプのトランジスタのしきい値
電圧よりも高い）および、ローレベル、すなわち０Ｖで
ある。
スバッファ５からのアドレス信号に応答して、１本のワ
ード線とともに１本のセレクトゲートラインを活性化す
る。ＮＡＮＤ型ＲＯＭの場合、活性化されたセレクトゲ
ートラインおよび活性化されたワード線の電位はそれぞ
れ、ハイレベル（メモリトランジスタとして用いられて
いるエンハンスメントタイプのトランジスタのしきい値
電圧よりも高い）および、ローレベル、すなわち０Ｖで
ある。
【００３５】エンハンスメントタイプのＭＯＳトランジ
スタはゲート電圧が０ＶのときＯＦＦ状態であり、デプ
レションタイプのＭＯＳトランジスタゲート電圧が０Ｖ
のときＯＮ状態である。したがって、たとえば図６にお
いて、ワード線ＷＬ１の電位はローレベルとされ、他の
すべてのワード線の電位はハイレベルとされた場合、ワ
ード線ＷＬ１以外のいずれのワード線に接続されるメモ
リトランジスタＭＴもＯＮ状態となる。一方、ワード線
ＷＬ１に接続される各メモリトランジスタＭＴのＯＮ／
ＯＦＦは、そのトランジスタのタイプに応じて決定され
る。すなわち、ワード線ＷＬ１に接続されるエンハンス
メントタイプのメモリトランジスタＭＴはＯＦＦ状態と
なるが、ワード線ＷＬ１に接続されるデプレションタイ
プのメモリトランジスタＭＴはＯＮ状態となる。
スタはゲート電圧が０ＶのときＯＦＦ状態であり、デプ
レションタイプのＭＯＳトランジスタゲート電圧が０Ｖ
のときＯＮ状態である。したがって、たとえば図６にお
いて、ワード線ＷＬ１の電位はローレベルとされ、他の
すべてのワード線の電位はハイレベルとされた場合、ワ
ード線ＷＬ１以外のいずれのワード線に接続されるメモ
リトランジスタＭＴもＯＮ状態となる。一方、ワード線
ＷＬ１に接続される各メモリトランジスタＭＴのＯＮ／
ＯＦＦは、そのトランジスタのタイプに応じて決定され
る。すなわち、ワード線ＷＬ１に接続されるエンハンス
メントタイプのメモリトランジスタＭＴはＯＦＦ状態と
なるが、ワード線ＷＬ１に接続されるデプレションタイ
プのメモリトランジスタＭＴはＯＮ状態となる。
【００３６】一方、セレクトゲートラインＳＧ１および
ＳＧ２のうちの一方ＳＧ１の電位がハイレベルであり、
他のすべてのセレクトゲートラインの電位がローレベル
であれば、セレクトゲートラインＳＧ１以外のセレクト
ゲートラインに接続されるトランジスタのうち、エンハ
ンスメントタイプのものＳＴＥのみがＯＦＦ状態とな
り、デプレションタイプのものＳＴＤはＯＮ状態とな
る。一方、セレクトゲートラインＳＧ１に接続されるす
べてのトランジスタＳＴＤ，ＳＴＥはＯＮ状態となる。
ＳＧ２のうちの一方ＳＧ１の電位がハイレベルであり、
他のすべてのセレクトゲートラインの電位がローレベル
であれば、セレクトゲートラインＳＧ１以外のセレクト
ゲートラインに接続されるトランジスタのうち、エンハ
ンスメントタイプのものＳＴＥのみがＯＦＦ状態とな
り、デプレションタイプのものＳＴＤはＯＮ状態とな
る。一方、セレクトゲートラインＳＧ１に接続されるす
べてのトランジスタＳＴＤ，ＳＴＥはＯＮ状態となる。
【００３７】したがって、各ビット線ＢＬ１，ＢＬ２の
電位は、それに接続される２つのメモリセル列のうち、
セレクトゲートラインＳＧ１にエンハンスメントタイプ
のトランジスタＳＴＥが接続される方に含まれ、かつ、
活性化されたワード線ＷＬ１に接続されるメモリトラン
ジスタＭＴのタイプに応じて変化する。つまり、このメ
モリトランジスタＭＴがエンハンスメントタイプであれ
ば、対応するビット線と接地ＧＮＤとの間に電流が流れ
ない。逆に、このメモリトランジスタＭＴがデプレショ
ンタイプであれば、対応するビット線から接地ＧＮＤに
電流が流れる。ビット線に電流が流れる場合がデータ
“１”に対応し、ビット線に電流が流れない場合がデー
タ“０”に対応する。したがって、各ビット線には活性
化されたワード線ＷＬ１に接続される１個のメモリセル
の記憶データが読出される。
電位は、それに接続される２つのメモリセル列のうち、
セレクトゲートラインＳＧ１にエンハンスメントタイプ
のトランジスタＳＴＥが接続される方に含まれ、かつ、
活性化されたワード線ＷＬ１に接続されるメモリトラン
ジスタＭＴのタイプに応じて変化する。つまり、このメ
モリトランジスタＭＴがエンハンスメントタイプであれ
ば、対応するビット線と接地ＧＮＤとの間に電流が流れ
ない。逆に、このメモリトランジスタＭＴがデプレショ
ンタイプであれば、対応するビット線から接地ＧＮＤに
電流が流れる。ビット線に電流が流れる場合がデータ
“１”に対応し、ビット線に電流が流れない場合がデー
タ“０”に対応する。したがって、各ビット線には活性
化されたワード線ＷＬ１に接続される１個のメモリセル
の記憶データが読出される。
【００３８】逆に、セレクトゲートラインＳＧ２の電位
がハイレベルであり、他のすべてのセレクトゲートライ
ンの電位がローレベルであれば、セレクトゲートライン
ＳＧ２に接続されるトランジスタＳＴＤおよびＳＴＥは
ともにＯＮ状態となり、セレクトゲートラインＳＧ２以
外のセレクトゲートラインに接続される２種類のトラン
ジスタＳＴＤ，ＳＴＥのうちエンハンスメントタイプの
ものがＯＦＦ状態となり、デプレションタイプのものＳ
ＴＤがＯＮ状態となる。したがって、この場合には、上
記の場合とは逆に、各ビット線ＢＬ１，ＢＬ２に流れる
電流の有無は、これに接続される２つのメモリセル列の
うちの、セレクトゲートラインＳＧ１にデプレションタ
イプのトランジスタＳＴＤを接続されるメモリセル列に
含まれ、かつ、ワード線ＷＬ１に接続されるメモリトラ
ンジスタＭＴのタイプに応じて決定される。
がハイレベルであり、他のすべてのセレクトゲートライ
ンの電位がローレベルであれば、セレクトゲートライン
ＳＧ２に接続されるトランジスタＳＴＤおよびＳＴＥは
ともにＯＮ状態となり、セレクトゲートラインＳＧ２以
外のセレクトゲートラインに接続される２種類のトラン
ジスタＳＴＤ，ＳＴＥのうちエンハンスメントタイプの
ものがＯＦＦ状態となり、デプレションタイプのものＳ
ＴＤがＯＮ状態となる。したがって、この場合には、上
記の場合とは逆に、各ビット線ＢＬ１，ＢＬ２に流れる
電流の有無は、これに接続される２つのメモリセル列の
うちの、セレクトゲートラインＳＧ１にデプレションタ
イプのトランジスタＳＴＤを接続されるメモリセル列に
含まれ、かつ、ワード線ＷＬ１に接続されるメモリトラ
ンジスタＭＴのタイプに応じて決定される。
【００３９】図５における各センスアンプＳＡＤ０〜Ｓ
ＡＤ７，ＳＡＰ０〜ＳＡＰ３は、具体的には、Ｙゲート
７を介して電気的に接続されるビット線に流れる電流の
有無を検知している。
ＡＤ７，ＳＡＰ０〜ＳＡＰ３は、具体的には、Ｙゲート
７を介して電気的に接続されるビット線に流れる電流の
有無を検知している。
【００４０】このように、１本のワード線と、このワー
ド線に対応して設けられた２本のセレクトゲートライン
のうちの１本とが活性化されることによって、各ビット
線には、そのビット線と前記１本のワード線とに接続さ
れる２つのメモリセルＭＴのうちのいずれか一方の記憶
データが現われる。
ド線に対応して設けられた２本のセレクトゲートライン
のうちの１本とが活性化されることによって、各ビット
線には、そのビット線と前記１本のワード線とに接続さ
れる２つのメモリセルＭＴのうちのいずれか一方の記憶
データが現われる。
【００４１】上述のマスクＲＯＭにおいて、Ｘデコーダ
３の出力は１方向にのみ与えられたが、メモリセルアレ
イが２つのブロックに分割され、Ｘデコーダがこれら２
つのブロックに出力を与えるべく、これら２つのブロッ
クの間に配置される場合もある。図７は、このような構
成の、誤り訂正機能付マスクＲＯＭの全体構成を示す概
略ブロック図である。
３の出力は１方向にのみ与えられたが、メモリセルアレ
イが２つのブロックに分割され、Ｘデコーダがこれら２
つのブロックに出力を与えるべく、これら２つのブロッ
クの間に配置される場合もある。図７は、このような構
成の、誤り訂正機能付マスクＲＯＭの全体構成を示す概
略ブロック図である。
【００４２】図７には、外部に同時に読出されるべきデ
ータが８ビットデータである場合が例示される。
ータが８ビットデータである場合が例示される。
【００４３】図７を参照して、このマスクＲＯＭの製造
時に、外部に読出されるべき本来のデータおよびパリテ
ィデータはともにメモリセルアレイブロック１０ａおよ
び１０ｂに予め書込まれる。
時に、外部に読出されるべき本来のデータおよびパリテ
ィデータはともにメモリセルアレイブロック１０ａおよ
び１０ｂに予め書込まれる。
【００４４】メモリセルアレイブロック１０ａおよび１
０ｂはそれぞれ、複数（ここでは４個）のサブブロック
１０ａ−０〜１０ａ−３および１０ｂ−０〜１０ｂ−３
を含む。
０ｂはそれぞれ、複数（ここでは４個）のサブブロック
１０ａ−０〜１０ａ−３および１０ｂ−０〜１０ｂ−３
を含む。
【００４５】各サブブロック１０ａ−０〜１０ａ−３，
１０ｂ−０〜１０ｂ−３は、同時に外部に読出されるべ
き８ビットのデータおよびこの８ビットのデータの誤り
を訂正するのに必要な４ビットのパリティデータの合計
１２ビットのデータに対応して１２列のメモリセル列を
含む。つまり、各サブブロック１０ａ−０〜１０ａ−
３，１０ｂ−０〜１０ｂ−３において、１番目の列，２
番目の列，…，８番目の列のメモリセルにはそれぞれ、
本来外部に読出されるべきデータの、最下位ビットのデ
ータ，第２位ビットのデータ，…，最上位ビットのデー
タが記憶されており、９番目列，１０番目の列，…，１
２番目の列のメモリセルにはそれぞれ、前記８ビットの
データに応じた４ビットのパリティデータのうちの最下
位ビットのデータ，第２位ビットのデータ，…，最上位
ビットのデータが記憶されている。
１０ｂ−０〜１０ｂ−３は、同時に外部に読出されるべ
き８ビットのデータおよびこの８ビットのデータの誤り
を訂正するのに必要な４ビットのパリティデータの合計
１２ビットのデータに対応して１２列のメモリセル列を
含む。つまり、各サブブロック１０ａ−０〜１０ａ−
３，１０ｂ−０〜１０ｂ−３において、１番目の列，２
番目の列，…，８番目の列のメモリセルにはそれぞれ、
本来外部に読出されるべきデータの、最下位ビットのデ
ータ，第２位ビットのデータ，…，最上位ビットのデー
タが記憶されており、９番目列，１０番目の列，…，１
２番目の列のメモリセルにはそれぞれ、前記８ビットの
データに応じた４ビットのパリティデータのうちの最下
位ビットのデータ，第２位ビットのデータ，…，最上位
ビットのデータが記憶されている。
【００４６】メモリセルアレイブロック１０ａにおい
て、ワード線ＷＬはサブブロック１０ａ−０〜１０ａ−
３に共通に設けられ、同様に、メモリセルアレイブロッ
ク１０ｂにおいて、ワード線ＷＬはサブブロック１０ｂ
−０〜１０ｂ−３に共通に設けられる。メモリセルアレ
イブロック１０ａのワード線ＷＬと、メモリセルアレイ
ブロック１０ｂのワード線ＷＬとは１対１に対応する。
て、ワード線ＷＬはサブブロック１０ａ−０〜１０ａ−
３に共通に設けられ、同様に、メモリセルアレイブロッ
ク１０ｂにおいて、ワード線ＷＬはサブブロック１０ｂ
−０〜１０ｂ−３に共通に設けられる。メモリセルアレ
イブロック１０ａのワード線ＷＬと、メモリセルアレイ
ブロック１０ｂのワード線ＷＬとは１対１に対応する。
【００４７】メモリセルアレイブロック１０ａおよび１
０ｂ内部の回路構成は前述のマスクＲＯＭの場合と同様
であるので説明は省略する。なお、図７においても図５
の場合と同様に、簡単のためセレクトゲートラインは図
示されない。
０ｂ内部の回路構成は前述のマスクＲＯＭの場合と同様
であるので説明は省略する。なお、図７においても図５
の場合と同様に、簡単のためセレクトゲートラインは図
示されない。
【００４８】また、アドレスバッファ５，制御回路６，
センスアンプ群８，ＥＣＣ９，および出力バッファ１０
の動作は上述のマスクＲＯＭの場合と同様である。
センスアンプ群８，ＥＣＣ９，および出力バッファ１０
の動作は上述のマスクＲＯＭの場合と同様である。
【００４９】本例のマスクＲＯＭでは、Ｘデコーダ３
は、アドレスバッファ５からのアドレス信号に応答し
て、メモリセルアレイブロック１０ａおよび１０ｂのう
ちの一方から、１本のワード線ＷＬを選択して活性化す
る。これによって、メモリセルアレイブロック１０ａお
よび１０ｂのいずれか一方において、同一行に配列され
た各メモリセルＭＣの記憶データが対応するビット線Ｂ
Ｌに現われる。
は、アドレスバッファ５からのアドレス信号に応答し
て、メモリセルアレイブロック１０ａおよび１０ｂのう
ちの一方から、１本のワード線ＷＬを選択して活性化す
る。これによって、メモリセルアレイブロック１０ａお
よび１０ｂのいずれか一方において、同一行に配列され
た各メモリセルＭＣの記憶データが対応するビット線Ｂ
Ｌに現われる。
【００５０】Ｙゲート７ａおよび７ｂは、Ｙデコーダ４
のデコード出力によって制御されて、それぞれ、メモリ
セルアレイブロック１０ａ内のサブブロック１０ａ−０
〜１０−ａ−３のうちのいずれか１つに含まれる１２本
のビット線ＢＬおよび、メモリセルアレイブロック１０
ｂ内のサブブロック１０ｂ−０〜１０ｂ−３のうちのい
ずれか１つに含まれる１２本のビット線ＢＬを選択的に
センスアンプ群８に電気的に接続する。具体的には、Ｙ
デコーダ４は、Ｙゲート７ａおよび７ｂのうちのいずれ
か一方を介してのみ、１２本のビット線ＢＬとセンスア
ンプ群８とが電気的に接続されるように、Ｙゲート７ａ
および７ｂを制御する。
のデコード出力によって制御されて、それぞれ、メモリ
セルアレイブロック１０ａ内のサブブロック１０ａ−０
〜１０−ａ−３のうちのいずれか１つに含まれる１２本
のビット線ＢＬおよび、メモリセルアレイブロック１０
ｂ内のサブブロック１０ｂ−０〜１０ｂ−３のうちのい
ずれか１つに含まれる１２本のビット線ＢＬを選択的に
センスアンプ群８に電気的に接続する。具体的には、Ｙ
デコーダ４は、Ｙゲート７ａおよび７ｂのうちのいずれ
か一方を介してのみ、１２本のビット線ＢＬとセンスア
ンプ群８とが電気的に接続されるように、Ｙゲート７ａ
および７ｂを制御する。
【００５１】したがって、センスアンプ群８には、メモ
リセルアレイブロック１０ａ内のサブブロック１０ａ−
０〜１０ａ−３またはメモリセルアレイブロック１０ｂ
内のサブブロック１０ｂ−０〜１０ｂ−３のうちのいず
れか１つのサブブロックの１２本のビット線ＢＬに現わ
れた１２ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のみが
センスアンプ群８に与えられる。この１２ビットのデー
タのうち、外部に読出されるべき本来のデータを格納す
るために設けられたメモリセルから読出された８ビット
のデータＤ０〜Ｄ７および、この８ビットデータの誤り
を訂正するのに必要なパリティデータを格納するために
設けられたメモリセルから読出された４ビットのデータ
Ｐ０〜Ｐ３はそれぞれ、センスアンプ群８によって増幅
されて、ＥＣＣ９に与えられるべき８ビットデータＤ０
〜Ｄ７およびパリティデータＰ０〜Ｐ３となる。
リセルアレイブロック１０ａ内のサブブロック１０ａ−
０〜１０ａ−３またはメモリセルアレイブロック１０ｂ
内のサブブロック１０ｂ−０〜１０ｂ−３のうちのいず
れか１つのサブブロックの１２本のビット線ＢＬに現わ
れた１２ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のみが
センスアンプ群８に与えられる。この１２ビットのデー
タのうち、外部に読出されるべき本来のデータを格納す
るために設けられたメモリセルから読出された８ビット
のデータＤ０〜Ｄ７および、この８ビットデータの誤り
を訂正するのに必要なパリティデータを格納するために
設けられたメモリセルから読出された４ビットのデータ
Ｐ０〜Ｐ３はそれぞれ、センスアンプ群８によって増幅
されて、ＥＣＣ９に与えられるべき８ビットデータＤ０
〜Ｄ７およびパリティデータＰ０〜Ｐ３となる。
【００５２】この結果、データ出力端子ＤＴ０〜ＤＴ７
には、メモリセルアレイ１０ａおよび１０ｂからセンス
アンプ群８に読出された１２ビットのデータのうちのい
ずれか１ビットに誤りがあっても、この１２ビットのデ
ータのうちパリティデータでない本来のデータＤ０〜Ｄ
７が正しい論理値で供給される。
には、メモリセルアレイ１０ａおよび１０ｂからセンス
アンプ群８に読出された１２ビットのデータのうちのい
ずれか１ビットに誤りがあっても、この１２ビットのデ
ータのうちパリティデータでない本来のデータＤ０〜Ｄ
７が正しい論理値で供給される。
【００５３】次に、従来のマスクＲＯＭにおけるＸデコ
ーダ３の構成について図８および図９を参照しながら説
明する。図８は、図におけるＸデコーダ３の概略構成を
示すブロック図である。図９は、図７におけるＸデコー
ダ３の構成をより詳細に示す部分回路図である。
ーダ３の構成について図８および図９を参照しながら説
明する。図８は、図におけるＸデコーダ３の概略構成を
示すブロック図である。図９は、図７におけるＸデコー
ダ３の構成をより詳細に示す部分回路図である。
【００５４】図８を参照して、Ｘデコーダ３は、プリデ
コーダ３０と、メモリセルアレイブロック１０ａおよび
１０ｂに共通に設けられる複数のデコーダブロック３１
とを含む。メモリセルアレイブロック１０ａおよび１０
ｂが図６に示される構成であれば、１６メモリセル行ご
とに１個のデコーダブロック３１がこれに対応して設け
られる。
コーダ３０と、メモリセルアレイブロック１０ａおよび
１０ｂに共通に設けられる複数のデコーダブロック３１
とを含む。メモリセルアレイブロック１０ａおよび１０
ｂが図６に示される構成であれば、１６メモリセル行ご
とに１個のデコーダブロック３１がこれに対応して設け
られる。
【００５５】プリデコーダ３０は、アドレスバッファ５
からのアドレス信号をデコーダブロック３１への入力に
適合するようにデコードする。プリデコーダ３０のデコ
ーダ出力に応答して、複数のデコーダブロック３１のう
ちのいずれか１つは、対応する１６個のメモリセル行の
うちの１つに接続される１本のワード線（図示せず）
と、この１６メモリセル行に対応して設けられた２本の
セレクトゲートラインのうちの１本とを活性化する。
からのアドレス信号をデコーダブロック３１への入力に
適合するようにデコードする。プリデコーダ３０のデコ
ーダ出力に応答して、複数のデコーダブロック３１のう
ちのいずれか１つは、対応する１６個のメモリセル行の
うちの１つに接続される１本のワード線（図示せず）
と、この１６メモリセル行に対応して設けられた２本の
セレクトゲートラインのうちの１本とを活性化する。
【００５６】図９を参照して、各デコーダブロック３１
は、メインデコーダ部３１０と、サブデコーダ部３１１
および３１２とを含む。
は、メインデコーダ部３１０と、サブデコーダ部３１１
および３１２とを含む。
【００５７】各メインデコーダ部３１０は、たとえば、
図８のプリデコーダ３０の出力のうちのいくつかを入力
とするＮＡＮＤゲート４００および、ＮＡＮＤゲート４
００の出力を反転するインバータ４１０を含む。各デコ
ーダブロック３１において、メインデコーダ部３１０の
インバータ４１０の出力がサブデコーダ部３１１および
３１２に共通に与えられる。
図８のプリデコーダ３０の出力のうちのいくつかを入力
とするＮＡＮＤゲート４００および、ＮＡＮＤゲート４
００の出力を反転するインバータ４１０を含む。各デコ
ーダブロック３１において、メインデコーダ部３１０の
インバータ４１０の出力がサブデコーダ部３１１および
３１２に共通に与えられる。
【００５８】各サブデコーダ部３１１，３１２は、たと
えば、対応するメインデコーダ部３１０の出力をゲート
に受ける１６個のＮチャネルＭＯＳトランジスタ４２０
と、２つの２入力ＮＡＮＤゲート４３０および４４０
と、これら２つのＮＡＮＤゲート４３０および４４０の
出力をそれぞれ反転する２つのインバータ４５０および
４６０とを含む。これら２つのＮＡＮＤゲート４３０お
よび４４０の各々は、対応するメインデコーダ部３１０
の出力を一方の入力端に受け、プリデコーダ３０の出力
を他方の入力端に受ける。１６個のトランジスタ４２０
はそれぞれ、対応する１６本のワード線ＷＬ１〜ＷＬ３
２と、プリデコーダ３０の１６個の出力との間に結合さ
れる。２つのインバータ４５０および４６０の出力はそ
れぞれ、対応する２本のセレクトゲートラインＳＧ〜Ｓ
Ｇ４に与えられる。
えば、対応するメインデコーダ部３１０の出力をゲート
に受ける１６個のＮチャネルＭＯＳトランジスタ４２０
と、２つの２入力ＮＡＮＤゲート４３０および４４０
と、これら２つのＮＡＮＤゲート４３０および４４０の
出力をそれぞれ反転する２つのインバータ４５０および
４６０とを含む。これら２つのＮＡＮＤゲート４３０お
よび４４０の各々は、対応するメインデコーダ部３１０
の出力を一方の入力端に受け、プリデコーダ３０の出力
を他方の入力端に受ける。１６個のトランジスタ４２０
はそれぞれ、対応する１６本のワード線ＷＬ１〜ＷＬ３
２と、プリデコーダ３０の１６個の出力との間に結合さ
れる。２つのインバータ４５０および４６０の出力はそ
れぞれ、対応する２本のセレクトゲートラインＳＧ〜Ｓ
Ｇ４に与えられる。
【００５９】プリデコーダ３０は、サブデコーダ部３１
１および３１２のうちのいずれか一方において、プリデ
コーダ３０からＮＡＮＤゲート４３０および４４０にそ
れぞれ与えられる２つの信号のうちの１つだけおよび、
プリデコーダ３０からトランジスタ４２０に与えられる
信号のうちの１つだけがそれぞれハイレベルおよびロー
レベルであり、かつ、他方において、プリデコーダ３０
からＮＡＮＤゲート４３０および４４０にそれぞれ与え
られる２つの信号がともにローレベルであり、プリデコ
ーダ３０からトランジスタ４２０に与えられる信号がす
べてハイレベルであり、さらに、いずれか１つのＮＡＮ
Ｄゲート４００にプリデコーダ３０から供給される信号
のみがすべてハイレベルとなるように、アドレスバッフ
ァ５からのアドレス信号をデコードする。
１および３１２のうちのいずれか一方において、プリデ
コーダ３０からＮＡＮＤゲート４３０および４４０にそ
れぞれ与えられる２つの信号のうちの１つだけおよび、
プリデコーダ３０からトランジスタ４２０に与えられる
信号のうちの１つだけがそれぞれハイレベルおよびロー
レベルであり、かつ、他方において、プリデコーダ３０
からＮＡＮＤゲート４３０および４４０にそれぞれ与え
られる２つの信号がともにローレベルであり、プリデコ
ーダ３０からトランジスタ４２０に与えられる信号がす
べてハイレベルであり、さらに、いずれか１つのＮＡＮ
Ｄゲート４００にプリデコーダ３０から供給される信号
のみがすべてハイレベルとなるように、アドレスバッフ
ァ５からのアドレス信号をデコードする。
【００６０】したがって、いずれか１つのデコーダブロ
ック３１においてのみ、サブデコーダ部３１１および３
１２のうちの一方において、１６個のトランジスタ４２
０のうちの１つが１本のセレクトゲートラインにハイレ
ベルの電位を与え、２つのインバータ４５０および４６
０のうちの１つが、１本のワード線にローレベルの電位
を与える。他の各サブデコーダ部においては、１６個の
トランジスタ４２０はそれぞれ１６本のワード線にハイ
レベルの電位を与えるとともに、２つのインバータ４５
０および４６０が２本のセレクトゲートラインにローレ
ベルの電位を与える。
ック３１においてのみ、サブデコーダ部３１１および３
１２のうちの一方において、１６個のトランジスタ４２
０のうちの１つが１本のセレクトゲートラインにハイレ
ベルの電位を与え、２つのインバータ４５０および４６
０のうちの１つが、１本のワード線にローレベルの電位
を与える。他の各サブデコーダ部においては、１６個の
トランジスタ４２０はそれぞれ１６本のワード線にハイ
レベルの電位を与えるとともに、２つのインバータ４５
０および４６０が２本のセレクトゲートラインにローレ
ベルの電位を与える。
【００６１】この結果、メモリセルアレイブロック１０
ａおよび１０ｂのうちの一方において、同一行に配列さ
れた複数のメモリセルの記憶データが、対応するビット
線に現われる。しかし、他方においては、セレクトゲー
トラインに接続されるすべてのエンハンスメントタイプ
のトランジスタ（図６におけるトランジスタＳＴＥ）が
ＯＦＦ状態となるので、いずれのメモリセルの記憶デー
タもビット線に現われない。
ａおよび１０ｂのうちの一方において、同一行に配列さ
れた複数のメモリセルの記憶データが、対応するビット
線に現われる。しかし、他方においては、セレクトゲー
トラインに接続されるすべてのエンハンスメントタイプ
のトランジスタ（図６におけるトランジスタＳＴＥ）が
ＯＦＦ状態となるので、いずれのメモリセルの記憶デー
タもビット線に現われない。
【００６２】
【発明が解決しようとする課題】以上のように、誤り訂
正機能を有する従来のマスクＲＯＭは、同一ワード線に
接続されたメモリセルから読出された複数ビット長のデ
ータが、１ビットの誤りのみ訂正可能な誤り訂正コード
としてＥＣＣに入力されるように、構成される。このた
め、従来のマスクＲＯＭの誤り訂正機能が有効に働くの
は、同一行に配列された複数のメモリセルから同時に読
出されたデータに１ビットの誤りがある場合のみであ
る。
正機能を有する従来のマスクＲＯＭは、同一ワード線に
接続されたメモリセルから読出された複数ビット長のデ
ータが、１ビットの誤りのみ訂正可能な誤り訂正コード
としてＥＣＣに入力されるように、構成される。このた
め、従来のマスクＲＯＭの誤り訂正機能が有効に働くの
は、同一行に配列された複数のメモリセルから同時に読
出されたデータに１ビットの誤りがある場合のみであ
る。
【００６３】次に、従来の誤り訂正機能付マスクＲＯＭ
によって訂正可能な誤りが発生する状況について図５を
参照しながら具体的に説明する。
によって訂正可能な誤りが発生する状況について図５を
参照しながら具体的に説明する。
【００６４】まず、図５において、外部に読出されるべ
き本来のデータが記憶された８個のメモリセルアレイブ
ロックＤＢ０〜ＤＢ７およびパリティデータが記憶され
た４つのメモリセルアレイブロックＤＰ０〜ＤＰ３の合
計１２個のブロックのうちのいずれか１つにのみ、本来
記憶されるべきデータに応じた特性の素子が用いられて
いないメモリセルが含まれていたり（いわゆるビット不
良）、あるいは、使用環境や経時的な劣化による内部回
路の故障等の影響で、正規メモリセルアレイ１およびパ
リティメモリセルアレイ２からＥＣＣから１２ビットの
データを伝達するための１２系統の信号伝達経路（Ｙゲ
ートブロックＹＧＤ０〜ＹＧＤ７，ＹＧＰ０〜ＹＧＰ３
やセンスアンプＳＡＤ０〜ＳＡＤ７，ＳＡＰ０〜ＳＡＰ
３など）のうちの任意の１つの系統の信号伝達経路に故
障が生じた場合を想定する。
き本来のデータが記憶された８個のメモリセルアレイブ
ロックＤＢ０〜ＤＢ７およびパリティデータが記憶され
た４つのメモリセルアレイブロックＤＰ０〜ＤＰ３の合
計１２個のブロックのうちのいずれか１つにのみ、本来
記憶されるべきデータに応じた特性の素子が用いられて
いないメモリセルが含まれていたり（いわゆるビット不
良）、あるいは、使用環境や経時的な劣化による内部回
路の故障等の影響で、正規メモリセルアレイ１およびパ
リティメモリセルアレイ２からＥＣＣから１２ビットの
データを伝達するための１２系統の信号伝達経路（Ｙゲ
ートブロックＹＧＤ０〜ＹＧＤ７，ＹＧＰ０〜ＹＧＰ３
やセンスアンプＳＡＤ０〜ＳＡＤ７，ＳＡＰ０〜ＳＡＰ
３など）のうちの任意の１つの系統の信号伝達経路に故
障が生じた場合を想定する。
【００６５】このような場合、ＥＣＣ９に読出される１
２ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうちいずれ
か１ビットのデータにのみ誤りがあり、他の１１ビット
のデータはすべて正しいと考えられる。したがって、Ｅ
ＣＣ９はこの１ビット分の誤りを検出および訂正するこ
とができる。
２ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうちいずれ
か１ビットのデータにのみ誤りがあり、他の１１ビット
のデータはすべて正しいと考えられる。したがって、Ｅ
ＣＣ９はこの１ビット分の誤りを検出および訂正するこ
とができる。
【００６６】次に、図５において、１２個のメモリセル
アレイブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３のうち
のいずれか１つのブロックにおいてのみ、ビット線ＢＬ
に、製造段階や使用過程における断線やショートなどが
発生している（いわゆるビット線不良）場合を想定す
る。
アレイブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３のうち
のいずれか１つのブロックにおいてのみ、ビット線ＢＬ
に、製造段階や使用過程における断線やショートなどが
発生している（いわゆるビット線不良）場合を想定す
る。
【００６７】このような場合、不良のビット線に接続さ
れる複数のメモリセルＭＣのいずれかがデータを読出さ
れるべきメモリセルに選ばれると、この不良のビット線
が対応するＹゲートブロックによってセンスアンプ群８
に電気的に接続される。したがって、この不良のビット
線ＢＬを有するメモリセルアレイブロックからはＥＣＣ
９にデータが読出されない。しかし、残りの１１個のメ
モリセルアレイブロックからはそれぞれＥＣＣ９にデー
タが読出されると考えられる。したがって、この場合に
も、ＥＣＣ９は、正しい８ビットのデータを出力するこ
とができる。
れる複数のメモリセルＭＣのいずれかがデータを読出さ
れるべきメモリセルに選ばれると、この不良のビット線
が対応するＹゲートブロックによってセンスアンプ群８
に電気的に接続される。したがって、この不良のビット
線ＢＬを有するメモリセルアレイブロックからはＥＣＣ
９にデータが読出されない。しかし、残りの１１個のメ
モリセルアレイブロックからはそれぞれＥＣＣ９にデー
タが読出されると考えられる。したがって、この場合に
も、ＥＣＣ９は、正しい８ビットのデータを出力するこ
とができる。
【００６８】つまり、メモリセルアレイやその周辺回路
における故障のうち、ＥＣＣ９に与えられるべき１２ビ
ットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３にランダムな１ビ
ットの誤りを発生させるような故障に関しては、ＥＣＣ
９がこの誤りを訂正することができる。すなわち、ＥＣ
Ｃ９は、このような故障のあるマスクＲＯＭを正常なマ
スクＲＯＭとして使用可能にすることができる。
における故障のうち、ＥＣＣ９に与えられるべき１２ビ
ットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３にランダムな１ビ
ットの誤りを発生させるような故障に関しては、ＥＣＣ
９がこの誤りを訂正することができる。すなわち、ＥＣ
Ｃ９は、このような故障のあるマスクＲＯＭを正常なマ
スクＲＯＭとして使用可能にすることができる。
【００６９】上記のことからわかるように、従来の誤り
訂正機能付マスクＲＯＭによれば、メモリセルアレイに
おけるビット線方向の故障による読出データの誤りはか
なり高い確率で訂正され得る。しかしながら、ワード線
方向の故障（いわゆるワード線不良）に起因する読出デ
ータの誤りを高い確率で訂正することは不可能である。
訂正機能付マスクＲＯＭによれば、メモリセルアレイに
おけるビット線方向の故障による読出データの誤りはか
なり高い確率で訂正され得る。しかしながら、ワード線
方向の故障（いわゆるワード線不良）に起因する読出デ
ータの誤りを高い確率で訂正することは不可能である。
【００７０】たとえば、図５において、１本のワード線
ＷＬは図におけるＰの位置で断線している場合を想定す
る。
ＷＬは図におけるＰの位置で断線している場合を想定す
る。
【００７１】このような場合、この断線しているワード
線ＷＬに接続されるメモリセル行がデータを読出される
べきメモリセル行に選ばれても、このワード線ＷＬは活
性化されない。したがって、選ばれたメモリセル行に含
まれるいずれかのメモリセルの記憶データも、対応する
ビット線ＢＬに正しく現われない。この結果、ＥＣＣ９
に入力される１２ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ
３はすべて誤ったものとなるので、ＥＣＣ９は正しい８
ビットのデータＤ０′〜Ｄ７′を出力することが不可能
となる。
線ＷＬに接続されるメモリセル行がデータを読出される
べきメモリセル行に選ばれても、このワード線ＷＬは活
性化されない。したがって、選ばれたメモリセル行に含
まれるいずれかのメモリセルの記憶データも、対応する
ビット線ＢＬに正しく現われない。この結果、ＥＣＣ９
に入力される１２ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ
３はすべて誤ったものとなるので、ＥＣＣ９は正しい８
ビットのデータＤ０′〜Ｄ７′を出力することが不可能
となる。
【００７２】また、図５において、１本のワード線ＷＬ
が図におけるＱの位置で断線している場合を想定する。
が図におけるＱの位置で断線している場合を想定する。
【００７３】このような場合、この断線しているワード
線ＷＬに接続されるメモリセル行がデータを読出される
べきメモリセル行として選ばれると、このワード線ＷＬ
のうち、Ｘデコーダ３に近い５つのメモリセルアレイブ
ロックＤＢ０〜ＤＢ４に含まれる部分には、Ｘデコーダ
３からこれを活性化する電位が付与されるが、残りの７
個のメモリセルアレイブロックＤＢ５〜ＤＢ７，ＤＰ０
〜ＤＰ３に含まれる部分は活性化されない。したがっ
て、このワード線ＷＬに接続されたメモリセルＭＣのう
ち、前記７個のメモリセルアレイブロックＤＢ５〜ＤＢ
７，ＤＰ０〜ＤＰ３に含まれるものからはデータが新し
く読出されない。この結果、ＥＣＣ９に入力される１２
ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうち、７つの
メモリセルアレイブロックＤＢ５〜ＤＢ７，ＤＰ０〜Ｄ
Ｐ３から得られた７ビットのデータＤ５〜Ｄ７，Ｐ０〜
Ｐ３はすべて誤ったものとなる。したがって、このよう
な場合にも、ＥＣＣ９は正しいデータを出力することは
できない。
線ＷＬに接続されるメモリセル行がデータを読出される
べきメモリセル行として選ばれると、このワード線ＷＬ
のうち、Ｘデコーダ３に近い５つのメモリセルアレイブ
ロックＤＢ０〜ＤＢ４に含まれる部分には、Ｘデコーダ
３からこれを活性化する電位が付与されるが、残りの７
個のメモリセルアレイブロックＤＢ５〜ＤＢ７，ＤＰ０
〜ＤＰ３に含まれる部分は活性化されない。したがっ
て、このワード線ＷＬに接続されたメモリセルＭＣのう
ち、前記７個のメモリセルアレイブロックＤＢ５〜ＤＢ
７，ＤＰ０〜ＤＰ３に含まれるものからはデータが新し
く読出されない。この結果、ＥＣＣ９に入力される１２
ビットのデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうち、７つの
メモリセルアレイブロックＤＢ５〜ＤＢ７，ＤＰ０〜Ｄ
Ｐ３から得られた７ビットのデータＤ５〜Ｄ７，Ｐ０〜
Ｐ３はすべて誤ったものとなる。したがって、このよう
な場合にも、ＥＣＣ９は正しいデータを出力することは
できない。
【００７４】また、１本のワード線ＷＬが隣接する他の
ワード線とショートしている場合、このワード線ＷＬに
接続されるいずれのメモリセルＭＣからも正しくデータ
を読出すことはできない。
ワード線とショートしている場合、このワード線ＷＬに
接続されるいずれのメモリセルＭＣからも正しくデータ
を読出すことはできない。
【００７５】このように、ワード線ＷＬに欠陥がある
と、ＥＣＣ９による誤り訂正がほとんど不可能となる。
と、ＥＣＣ９による誤り訂正がほとんど不可能となる。
【００７６】図７のマスクＲＯＭにおいても、いずれか
のワード線ＷＬが何らかの原因で断線していたり、隣接
するワード線とショートしている場合には、このワード
線に接続されるメモリセル行から、ＥＣＣ９に与えられ
るべき１２個のデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうちの
１１個のデータがすべて正しく読出される可能性は極め
て低い。
のワード線ＷＬが何らかの原因で断線していたり、隣接
するワード線とショートしている場合には、このワード
線に接続されるメモリセル行から、ＥＣＣ９に与えられ
るべき１２個のデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうちの
１１個のデータがすべて正しく読出される可能性は極め
て低い。
【００７７】一方、近年の半導体記憶装置の大容量化に
伴ない、１つの行の配列されるメモリセル数が増大しつ
つあるので、各ワード線の長さも増大しつつある。この
ようなワード線の長さの増大は、製造段階においてワー
ド線が断線したりショートしたりする危険性を増大させ
る。
伴ない、１つの行の配列されるメモリセル数が増大しつ
つあるので、各ワード線の長さも増大しつつある。この
ようなワード線の長さの増大は、製造段階においてワー
ド線が断線したりショートしたりする危険性を増大させ
る。
【００７８】このため、近年の半導体記憶装置の大容量
化に伴ない、ワード線不良によって読出データに発生す
る誤りをほとんど救済することができないので歩留が低
いという、従来のマスクＲＯＭの問題点はより重大なも
のとなる。
化に伴ない、ワード線不良によって読出データに発生す
る誤りをほとんど救済することができないので歩留が低
いという、従来のマスクＲＯＭの問題点はより重大なも
のとなる。
【００７９】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、ビット不良およびビット線不良だけ
でなく、ワード線不良も十分に救済できる、高歩留の半
導体記憶装置を提供することである。
な問題点を解決し、ビット不良およびビット線不良だけ
でなく、ワード線不良も十分に救済できる、高歩留の半
導体記憶装置を提供することである。
【００８０】
【課題を解決するための手段】上記のような目的を達成
するために、本発明に係る半導体記憶装置は、同時に外
部に読出されるべき第１複数個のデータをそれぞれ格納
する第１複数個のブロックと、この第１複数個のデータ
に応じて予め定められた第２複数個のパリティデータを
それぞれ格納する第２複数個のブロックとに分割された
メモリセルアレイを備える。各ブロックは、複数の行に
配列された複数のメモリセルと、複数の行に対応して設
けられ、かつ、各々が対応する行に配列されたメモリセ
ルに接続される複数のワード線とを含む。本発明に係る
半導体記憶装置は、さらに、第１複数個のブロックのそ
れぞれから、１本のワード線を選択し、選択したワード
線に接続されたメモリセルに格納されたデータを読出
し、かつ、第２複数個のブロックのそれぞれから、１本
のワード線を選択し、選択したワード線に接続されたメ
モリセルの格納データを読出す手段と、読出されたデー
タに基づいて、第１複数個のブロックのそれぞれから読
出されたデータの誤りを検出して訂正する訂正手段とを
備える。
するために、本発明に係る半導体記憶装置は、同時に外
部に読出されるべき第１複数個のデータをそれぞれ格納
する第１複数個のブロックと、この第１複数個のデータ
に応じて予め定められた第２複数個のパリティデータを
それぞれ格納する第２複数個のブロックとに分割された
メモリセルアレイを備える。各ブロックは、複数の行に
配列された複数のメモリセルと、複数の行に対応して設
けられ、かつ、各々が対応する行に配列されたメモリセ
ルに接続される複数のワード線とを含む。本発明に係る
半導体記憶装置は、さらに、第１複数個のブロックのそ
れぞれから、１本のワード線を選択し、選択したワード
線に接続されたメモリセルに格納されたデータを読出
し、かつ、第２複数個のブロックのそれぞれから、１本
のワード線を選択し、選択したワード線に接続されたメ
モリセルの格納データを読出す手段と、読出されたデー
タに基づいて、第１複数個のブロックのそれぞれから読
出されたデータの誤りを検出して訂正する訂正手段とを
備える。
【００８１】
【作用】本発明に係る半導体記憶装置は、上記のよう
に、訂正手段に与えられるべき複数のデータがそれぞれ
個別のメモリセルアレイブロックに格納され、かつ、ワ
ード線はこれら複数のブロックに個別に設けられるよう
に構成される。
に、訂正手段に与えられるべき複数のデータがそれぞれ
個別のメモリセルアレイブロックに格納され、かつ、ワ
ード線はこれら複数のブロックに個別に設けられるよう
に構成される。
【００８２】したがって、これら複数のブロックのうち
のいずれか１つに断線やショートなどの欠陥のあるワー
ド線が含まれていても、他のブロックからは正しくデー
タが読出される。このため、読出手段から訂正手段に与
えられる第１複数個のデータおよび第２複数個のデータ
のうち、少なくとも、不良のワード線を有するブロック
から読出された１つのデータ以外はすべて正しいデータ
となる。
のいずれか１つに断線やショートなどの欠陥のあるワー
ド線が含まれていても、他のブロックからは正しくデー
タが読出される。このため、読出手段から訂正手段に与
えられる第１複数個のデータおよび第２複数個のデータ
のうち、少なくとも、不良のワード線を有するブロック
から読出された１つのデータ以外はすべて正しいデータ
となる。
【００８３】
【実施例】図１は、本発明の一実施例の誤り訂正機能付
マスクＲＯＭの全体構成を示す概略ブロック図である。
マスクＲＯＭの全体構成を示す概略ブロック図である。
【００８４】図１を参照して、このマスクＲＯＭは、図
５に示される従来のマスクＲＯＭと同様に、外部に読出
されるべき本来のデータと、誤り訂正用のパリティデー
タとは異なるメモリセルアレイ１および２に予め格納し
ている。メモリセルアレイ１は、同時に外部に読出され
るべき８ビットのデータ対応して８個のブロックＤＢ０
〜ＤＢ７に分割される。メモリセルアレイ２は、この８
ビットのデータに応じた４ビットのパリティデータに対
応して、４つのブロックＤＰ０〜ＤＰ３に分割される。
５に示される従来のマスクＲＯＭと同様に、外部に読出
されるべき本来のデータと、誤り訂正用のパリティデー
タとは異なるメモリセルアレイ１および２に予め格納し
ている。メモリセルアレイ１は、同時に外部に読出され
るべき８ビットのデータ対応して８個のブロックＤＢ０
〜ＤＢ７に分割される。メモリセルアレイ２は、この８
ビットのデータに応じた４ビットのパリティデータに対
応して、４つのブロックＤＰ０〜ＤＰ３に分割される。
【００８５】しかし、このマスクＲＯＭにおいては、従
来と異なり、ワード線ＷＬが、これらのメモリセルアレ
イブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３毎に個別に
設けられ、かつ、これらのワード線ＷＬを１メモリセル
アレイブロック分ごとに個別に駆動するための、メイン
Ｘデコーダ３ａおよびサブＸデコーダ３ｂ−１〜３ｂ−
６が設けられる。
来と異なり、ワード線ＷＬが、これらのメモリセルアレ
イブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３毎に個別に
設けられ、かつ、これらのワード線ＷＬを１メモリセル
アレイブロック分ごとに個別に駆動するための、メイン
Ｘデコーダ３ａおよびサブＸデコーダ３ｂ−１〜３ｂ−
６が設けられる。
【００８６】このマスクＲＯＭの、他の部分の構成およ
び動作は図５に示されるマスクＲＯＭにおけるそれと同
様であるので説明は省略する。
び動作は図５に示されるマスクＲＯＭにおけるそれと同
様であるので説明は省略する。
【００８７】メインＸデコーダ３ａは、アドレスバッフ
ァ５からのアドレス信号をデコードして、どのメモリセ
ル行からデータを読出すかを指示するための信号を出力
する。メインＸデコーダ３ａの出力信号はすべてのサブ
Ｘデコーダ３ｂ−１〜３ｃｂ−６に与えられる。
ァ５からのアドレス信号をデコードして、どのメモリセ
ル行からデータを読出すかを指示するための信号を出力
する。メインＸデコーダ３ａの出力信号はすべてのサブ
Ｘデコーダ３ｂ−１〜３ｃｂ−６に与えられる。
【００８８】４つのサブＸデコーダ３ｂ−１〜３ｂ−４
の各々は、メモリセルアレイ１内の隣接する２つのブロ
ックに対応して設けられる。同様に、残りの２つのサブ
Ｘデコーダ３ｂ−５，３ｂ−６の各々は、パリティメモ
リセルアレイ２内の互いに隣接する２つのブロックに対
応する設けられる。
の各々は、メモリセルアレイ１内の隣接する２つのブロ
ックに対応して設けられる。同様に、残りの２つのサブ
Ｘデコーダ３ｂ−５，３ｂ−６の各々は、パリティメモ
リセルアレイ２内の互いに隣接する２つのブロックに対
応する設けられる。
【００８９】サブＸデコーダ３ｂ−１は、メインＸデコ
ーダ３ａの出力信号およびアドレスバッファ５からのア
ドレス信号に応答して、対応する２つのメモリセルアレ
イブロックＤＢ０およびＤＢ１の一方に含まれるワード
線ＷＬと他方に含まれるワード線ＷＬとからそれぞれ、
メインＸデコーダ３ａによって指示されたメモリセル行
に対応する１本を活性化する。
ーダ３ａの出力信号およびアドレスバッファ５からのア
ドレス信号に応答して、対応する２つのメモリセルアレ
イブロックＤＢ０およびＤＢ１の一方に含まれるワード
線ＷＬと他方に含まれるワード線ＷＬとからそれぞれ、
メインＸデコーダ３ａによって指示されたメモリセル行
に対応する１本を活性化する。
【００９０】同様に、サブＸデコーダ３ｂ−２は、メイ
ンＸデコーダ３ａおよびアドレスバッファ５からのアド
レス信号に応答して、メモリセルアレイブロックＤＢ２
内のワード線ＷＬとメモリセルアレイＤＢ３内のワード
線ＷＬとからそれぞれ、メインＸデコーダ３ａによって
指示されたメモリセル行に対応する１本を選択して活性
化する。
ンＸデコーダ３ａおよびアドレスバッファ５からのアド
レス信号に応答して、メモリセルアレイブロックＤＢ２
内のワード線ＷＬとメモリセルアレイＤＢ３内のワード
線ＷＬとからそれぞれ、メインＸデコーダ３ａによって
指示されたメモリセル行に対応する１本を選択して活性
化する。
【００９１】同様に、サブＸデコーダ３ｂ−３は、メイ
ンＸデコーダ３ａおよびアドレスバッファ５からのアド
レス信号に応答して、メモリセルアレイブロックＤＢ４
内のワード線ＷＬとメモリセルアレイブロックＤＢ５内
のワード線ＷＬとから、それぞれ、メインＸデコーダ３
ａによって指示されたメモリセル行に対応する１本を選
択して活性化する。
ンＸデコーダ３ａおよびアドレスバッファ５からのアド
レス信号に応答して、メモリセルアレイブロックＤＢ４
内のワード線ＷＬとメモリセルアレイブロックＤＢ５内
のワード線ＷＬとから、それぞれ、メインＸデコーダ３
ａによって指示されたメモリセル行に対応する１本を選
択して活性化する。
【００９２】同様に、サブＸデコーダ３ｂ−４は、メイ
ンＸデコーダ３ａの出力信号およびアドレスバッファ５
からのアドレス信号に応答して、メモリセルアレイブロ
ックＤＢ６内のワード線ＷＬとメモリセルアレイブロッ
クＤＢ７内のワード線ＷＬとからそれぞれ、メインＸデ
コーダ３ａによって指示されたメモリセル行に対応する
１本を選択して活性化する。同様に、サブＸデコーダ３
ｂ−５は、メインＸデコーダ３ａの出力信号およびアド
レスバッファ５からのアドレス信号に応答して、パリテ
ィメモリセルアレイブロックＤＰ０内のワード線ＷＬと
パリティメモリセルアレイブロックＤＰ１内のワード線
ＷＬとからそれぞれ、メインＸデコーダ３ａによって指
示されたメモリセル行に対応する１本を選択して活性化
する。
ンＸデコーダ３ａの出力信号およびアドレスバッファ５
からのアドレス信号に応答して、メモリセルアレイブロ
ックＤＢ６内のワード線ＷＬとメモリセルアレイブロッ
クＤＢ７内のワード線ＷＬとからそれぞれ、メインＸデ
コーダ３ａによって指示されたメモリセル行に対応する
１本を選択して活性化する。同様に、サブＸデコーダ３
ｂ−５は、メインＸデコーダ３ａの出力信号およびアド
レスバッファ５からのアドレス信号に応答して、パリテ
ィメモリセルアレイブロックＤＰ０内のワード線ＷＬと
パリティメモリセルアレイブロックＤＰ１内のワード線
ＷＬとからそれぞれ、メインＸデコーダ３ａによって指
示されたメモリセル行に対応する１本を選択して活性化
する。
【００９３】同様に、サブＸデコーダ３ｂ−６は、メイ
ンＸデコーダ３ａの出力信号およびアドレスバッファ５
からのアドレス信号に応答して、パリティメモリセルア
レイブロックＤＰ２内のワード線ＷＬとパリティメモリ
セルアレイブロックＤＰ３内のワード線ＷＬとからそれ
ぞれ、メインＸデコーダ３ａによって指示されたメモリ
セル行に対応する１本を選択して活性化する。
ンＸデコーダ３ａの出力信号およびアドレスバッファ５
からのアドレス信号に応答して、パリティメモリセルア
レイブロックＤＰ２内のワード線ＷＬとパリティメモリ
セルアレイブロックＤＰ３内のワード線ＷＬとからそれ
ぞれ、メインＸデコーダ３ａによって指示されたメモリ
セル行に対応する１本を選択して活性化する。
【００９４】したがって、サブＸデコーダ３ｂ−１〜３
ｂ−６の各々によって、対応する２つのメモリセルアレ
イブロックの同一行に配列された２本のワード線ＷＬが
同時に活性化される。この結果、メインＸデコーダ３ａ
によって指示された１つのメモリセル行に接続されるす
べてのワード線、すなわち、１２個のメモリセルアレイ
ブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３にそれぞれ含
まれる、同一行の１２本のワード線ＷＬが同時に活性化
される。
ｂ−６の各々によって、対応する２つのメモリセルアレ
イブロックの同一行に配列された２本のワード線ＷＬが
同時に活性化される。この結果、メインＸデコーダ３ａ
によって指示された１つのメモリセル行に接続されるす
べてのワード線、すなわち、１２個のメモリセルアレイ
ブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３にそれぞれ含
まれる、同一行の１２本のワード線ＷＬが同時に活性化
される。
【００９５】したがって、従来と同様に、Ｙゲート７に
は、同一行に配列されたメモリセルＭＣの記憶データが
対応するビット線ＢＬを介して同時に伝達される。よっ
て、センスアンプ群８から、ＥＣＣ９には、同時に外部
に読出されるべき８ビットのデータＤ０〜Ｄ７と、この
８ビットのデータの誤りを検出および訂正するための４
ビットのパリティデータＰ０〜Ｐ３が供給される。
は、同一行に配列されたメモリセルＭＣの記憶データが
対応するビット線ＢＬを介して同時に伝達される。よっ
て、センスアンプ群８から、ＥＣＣ９には、同時に外部
に読出されるべき８ビットのデータＤ０〜Ｄ７と、この
８ビットのデータの誤りを検出および訂正するための４
ビットのパリティデータＰ０〜Ｐ３が供給される。
【００９６】このように本実施例では、外部に同時に出
力されるべき複数のデータの各々ごとに、および、この
複数のデータの誤りを検出および訂正するのに必要な複
数のパリティデータの各々ごとに１つのメモリセルアレ
イブロックが設けられ、かつ、各メモリセルアレイブロ
ックが他のメモリセルアレイブロックとは独立のワード
線を含む。このため、ワード線ＷＬが断線したり、隣接
するワード線とショートしていることによって発生した
読出データの誤りは、ビット不良やビット線不良によっ
て読出データに発生した誤りと同様に、高い確率で訂正
される。
力されるべき複数のデータの各々ごとに、および、この
複数のデータの誤りを検出および訂正するのに必要な複
数のパリティデータの各々ごとに１つのメモリセルアレ
イブロックが設けられ、かつ、各メモリセルアレイブロ
ックが他のメモリセルアレイブロックとは独立のワード
線を含む。このため、ワード線ＷＬが断線したり、隣接
するワード線とショートしていることによって発生した
読出データの誤りは、ビット不良やビット線不良によっ
て読出データに発生した誤りと同様に、高い確率で訂正
される。
【００９７】すなわち、不良のワード線ＷＬが１２個の
メモリセルアレイブロックＤＢ０〜ＤＢ７，ＤＰ０〜Ｄ
Ｐ３のうちのいずれか１つにのみ存在するならば、この
不良のワード線ＷＬに接続されるメモリセル行がメイン
Ｘデコーダ３ａによって指示されたときでも、このメモ
リセル行に接続される１２本のワード線ＷＬのうちこの
不良のワード線ＷＬを除く１１本のワード線に接続され
るすべてのメモリセルの記憶データは対応するビット線
ＢＬに正しく現われる。したがって、ＥＣＣ９に与えら
れるデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうち誤ったデータ
となる得るのは、この不良のワード線を含むメモリセル
アレイブロックから読出された１ビットのデータのみで
あるので、ＥＣＣ９はこのメモリセルアレイブロックか
ら読出されたデータに誤りがあればこれを訂正して、正
しい８ビットデータＤ０′〜Ｄ７′を出力することがで
きる。
メモリセルアレイブロックＤＢ０〜ＤＢ７，ＤＰ０〜Ｄ
Ｐ３のうちのいずれか１つにのみ存在するならば、この
不良のワード線ＷＬに接続されるメモリセル行がメイン
Ｘデコーダ３ａによって指示されたときでも、このメモ
リセル行に接続される１２本のワード線ＷＬのうちこの
不良のワード線ＷＬを除く１１本のワード線に接続され
るすべてのメモリセルの記憶データは対応するビット線
ＢＬに正しく現われる。したがって、ＥＣＣ９に与えら
れるデータＤ０〜Ｄ７，Ｐ０〜Ｐ３のうち誤ったデータ
となる得るのは、この不良のワード線を含むメモリセル
アレイブロックから読出された１ビットのデータのみで
あるので、ＥＣＣ９はこのメモリセルアレイブロックか
ら読出されたデータに誤りがあればこれを訂正して、正
しい８ビットデータＤ０′〜Ｄ７′を出力することがで
きる。
【００９８】たとえば、これらのメモリセルアレイブロ
ックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３のうちメモリセル
アレイブロックＤＢ３内のワード線ＷＬの一部が断線し
ており、他のメモリセルアレイブロックＤＢ０〜ＤＢ
２，ＤＢ４〜ＤＢ７，ＤＰ０〜ＤＰ３内のワード線ＷＬ
は欠陥がない場合を想定する。
ックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３のうちメモリセル
アレイブロックＤＢ３内のワード線ＷＬの一部が断線し
ており、他のメモリセルアレイブロックＤＢ０〜ＤＢ
２，ＤＢ４〜ＤＢ７，ＤＰ０〜ＤＰ３内のワード線ＷＬ
は欠陥がない場合を想定する。
【００９９】このような場合、断線しているワード線Ｗ
Ｌに接続されるメモリセル行がメインＸデコーダ３ａに
よって指示されると、このメモリセル行に接続される１
２本のワード線ＷＬのうち、メモリセルアレイブロック
ＤＢ３に含まれる１本の一部（または全部）は活性化さ
れないが、他のメモリセルアレイブロックＤＢ０〜ＤＢ
２，ＤＢ４〜ＤＢ７，ＤＰ０〜ＤＰ３に含まれる１１本
はいずれも、すべての部分を活性化される。したがっ
て、これら１２個のメモリセルアレイブロックのうち１
つのメモリブロックＤＢ３においてのみ、指示されたメ
モリセル行のメモリセルの記憶データが対応するビット
線ＢＬに正しく現われない可能性があり、残りの１１個
のメモリセルアレイブロックにおいては、指示されたメ
モリセル行のメモリセルの記憶データが対応するビット
線ＢＬに正しく現われると考えられる。それゆえ、ＥＣ
Ｃ９に与えられる１２ビットのデータＤ０〜Ｄ７，Ｐ０
〜Ｐ３のうち、データＤ３少なくとも１１ビット分のデ
ータはすべて正しい。
Ｌに接続されるメモリセル行がメインＸデコーダ３ａに
よって指示されると、このメモリセル行に接続される１
２本のワード線ＷＬのうち、メモリセルアレイブロック
ＤＢ３に含まれる１本の一部（または全部）は活性化さ
れないが、他のメモリセルアレイブロックＤＢ０〜ＤＢ
２，ＤＢ４〜ＤＢ７，ＤＰ０〜ＤＰ３に含まれる１１本
はいずれも、すべての部分を活性化される。したがっ
て、これら１２個のメモリセルアレイブロックのうち１
つのメモリブロックＤＢ３においてのみ、指示されたメ
モリセル行のメモリセルの記憶データが対応するビット
線ＢＬに正しく現われない可能性があり、残りの１１個
のメモリセルアレイブロックにおいては、指示されたメ
モリセル行のメモリセルの記憶データが対応するビット
線ＢＬに正しく現われると考えられる。それゆえ、ＥＣ
Ｃ９に与えられる１２ビットのデータＤ０〜Ｄ７，Ｐ０
〜Ｐ３のうち、データＤ３少なくとも１１ビット分のデ
ータはすべて正しい。
【０１００】また、たとえば、１つのメモリセルアレイ
ブロックＤＢ４において隣接するワード線ＷＬ同士がシ
ョートしており、他のメモリセルアレイブロックＤＢ０
〜ＤＢ３，ＤＢ５〜ＤＢ７，ＤＰ０〜ＤＰ３のいずれに
おいてもワード線ＷＬに欠陥がない場合を想定する。
ブロックＤＢ４において隣接するワード線ＷＬ同士がシ
ョートしており、他のメモリセルアレイブロックＤＢ０
〜ＤＢ３，ＤＢ５〜ＤＢ７，ＤＰ０〜ＤＰ３のいずれに
おいてもワード線ＷＬに欠陥がない場合を想定する。
【０１０１】このような場合、ショートしているワード
線ＷＬに接続されるメモリセル行がメインＸデコーダ３
ａによって指示されたとき、メモリセルアレイブロック
ＤＢ４のビット線ＢＬには指示されたメモリセル行のメ
モリセルの記憶データが正しく現われないが、他のメモ
リセルアレイブロックＤＢ０〜ＤＢ３，ＤＢ５〜ＤＢ
７，ＤＰ０〜ＤＰ３のいずれにおいても、ビット線ＢＬ
に、指示されたメモリセル行のメモリセルの記憶データ
が正しく現われる。したがって、このような場合にも、
ＥＣＣ９に入力される１２ビットのデータＤ０〜Ｄ７，
Ｐ０〜Ｐ３のうち、誤ったデータであるのはメモリセル
アレイブロックＤＢ４から読出されたデータＤ４のみと
なる。
線ＷＬに接続されるメモリセル行がメインＸデコーダ３
ａによって指示されたとき、メモリセルアレイブロック
ＤＢ４のビット線ＢＬには指示されたメモリセル行のメ
モリセルの記憶データが正しく現われないが、他のメモ
リセルアレイブロックＤＢ０〜ＤＢ３，ＤＢ５〜ＤＢ
７，ＤＰ０〜ＤＰ３のいずれにおいても、ビット線ＢＬ
に、指示されたメモリセル行のメモリセルの記憶データ
が正しく現われる。したがって、このような場合にも、
ＥＣＣ９に入力される１２ビットのデータＤ０〜Ｄ７，
Ｐ０〜Ｐ３のうち、誤ったデータであるのはメモリセル
アレイブロックＤＢ４から読出されたデータＤ４のみと
なる。
【０１０２】このように、本実施例によれば、欠陥のあ
るワード線がこのワード線が含まれるメモリセルアレイ
ブロック以外のメモリセルアレイブロック内のワード線
に影響を与えないので、ワード線の断線やショートがこ
れら１２個のメモリセルアレイブロックＤＢ０〜ＤＢ
７，ＤＰ０〜ＤＰ３のうちのいずれかにおいて発生して
も、その発生箇所が１つのメモリセルアレイブロック内
だけであれば、ＥＣＣ９に与えられる１２個のデータＤ
０〜Ｄ７，Ｐ０〜Ｐ３のうちの少なくとも１１個のデー
タは正しい。このため、ワード線不良によって読出デー
タに発生する誤りは高い確率でＥＣＣ９によって訂正さ
れ得る。
るワード線がこのワード線が含まれるメモリセルアレイ
ブロック以外のメモリセルアレイブロック内のワード線
に影響を与えないので、ワード線の断線やショートがこ
れら１２個のメモリセルアレイブロックＤＢ０〜ＤＢ
７，ＤＰ０〜ＤＰ３のうちのいずれかにおいて発生して
も、その発生箇所が１つのメモリセルアレイブロック内
だけであれば、ＥＣＣ９に与えられる１２個のデータＤ
０〜Ｄ７，Ｐ０〜Ｐ３のうちの少なくとも１１個のデー
タは正しい。このため、ワード線不良によって読出デー
タに発生する誤りは高い確率でＥＣＣ９によって訂正さ
れ得る。
【０１０３】なお、ビット不良やビット線不良が、ＥＣ
Ｃ９への入力データＤ０〜Ｄ７，Ｐ０〜Ｐ３に与える影
響は従来と同様であるので、ビット不良やビット線不良
によって読出データに発生する誤りはＥＣＣ９によって
高い確率で訂正される。
Ｃ９への入力データＤ０〜Ｄ７，Ｐ０〜Ｐ３に与える影
響は従来と同様であるので、ビット不良やビット線不良
によって読出データに発生する誤りはＥＣＣ９によって
高い確率で訂正される。
【０１０４】また、各メモリセルアレイブロックが個別
のワード線を有するように構成されることによって、各
ワード線の長さが短くなる。一方、これらのワード線は
共通のＸデコーダによって駆動されない。すなわち、メ
モリセルアレイブロックＤＢ０およびＤＢ１内のワード
線ＷＬと、メモリセルアレイブロックＤＢ２およびＤＢ
３内のワード線ＷＬと、メモリセルアレイブロックＤＢ
４およびＤＢ５内のワード線ＷＬと、メモリセルアレイ
ブロックＤＢ６およびＤＢ７内のワード線ＷＬと、メモ
リセルアレイブロックＤＰ０およびＤＰ１内のワード線
ＷＬと、メモリセルアレイブロックＤＰ２およびＤＰ３
内のワード線ＷＬとがそれぞれ、互いに異なるサブＸデ
コーダ３ｂ−１，３ｂ−２，３ｂ−３，３ｂ−４，３ｂ
−５，３ｂ−６によって駆動される。このため、各サブ
Ｘデコーダが駆動しなければならない総負荷容量は、図
５におけるＸデコーダ３が駆動しなければならない総負
荷容量よりも小さい。
のワード線を有するように構成されることによって、各
ワード線の長さが短くなる。一方、これらのワード線は
共通のＸデコーダによって駆動されない。すなわち、メ
モリセルアレイブロックＤＢ０およびＤＢ１内のワード
線ＷＬと、メモリセルアレイブロックＤＢ２およびＤＢ
３内のワード線ＷＬと、メモリセルアレイブロックＤＢ
４およびＤＢ５内のワード線ＷＬと、メモリセルアレイ
ブロックＤＢ６およびＤＢ７内のワード線ＷＬと、メモ
リセルアレイブロックＤＰ０およびＤＰ１内のワード線
ＷＬと、メモリセルアレイブロックＤＰ２およびＤＰ３
内のワード線ＷＬとがそれぞれ、互いに異なるサブＸデ
コーダ３ｂ−１，３ｂ−２，３ｂ−３，３ｂ−４，３ｂ
−５，３ｂ−６によって駆動される。このため、各サブ
Ｘデコーダが駆動しなければならない総負荷容量は、図
５におけるＸデコーダ３が駆動しなければならない総負
荷容量よりも小さい。
【０１０５】したがって、本実施例によれば、デコーダ
出力に応答したワード線の電位変化に要する時間、すな
わち、デコーダ出力に応答したワード線の充放電に要す
る時間が従来よりも短縮される。この結果、アドレス入
力端子Ａ０〜Ａｎに外部からアドレス信号が与えられて
から、このアドレス信号に対応するメモリセルの記憶デ
ータがビット線ＢＬに現われるまでの時間が短縮され、
結果としてアクセスタイムが向上するという効果も生じ
る。
出力に応答したワード線の電位変化に要する時間、すな
わち、デコーダ出力に応答したワード線の充放電に要す
る時間が従来よりも短縮される。この結果、アドレス入
力端子Ａ０〜Ａｎに外部からアドレス信号が与えられて
から、このアドレス信号に対応するメモリセルの記憶デ
ータがビット線ＢＬに現われるまでの時間が短縮され、
結果としてアクセスタイムが向上するという効果も生じ
る。
【０１０６】次に、メインＸデコーダ３ａおよびサブＸ
デコーダ３ｂ−１〜３ｂ−６の具体的な構成について図
２ないし図４を参照しながら説明する。図２は、メイン
Ｘデコーダ３ａおよびサブＸデコーダ３ｂ−１〜３ｂ−
６の概略構成例を示すブロック図である。図３は、メイ
ンＸデコーダ３ａの構成例を詳細に示す回路図である。
図４は、サブＸデコーダ３ｂ−１〜３ｂ−６の構成例を
詳細に示す回路図である。
デコーダ３ｂ−１〜３ｂ−６の具体的な構成について図
２ないし図４を参照しながら説明する。図２は、メイン
Ｘデコーダ３ａおよびサブＸデコーダ３ｂ−１〜３ｂ−
６の概略構成例を示すブロック図である。図３は、メイ
ンＸデコーダ３ａの構成例を詳細に示す回路図である。
図４は、サブＸデコーダ３ｂ−１〜３ｂ−６の構成例を
詳細に示す回路図である。
【０１０７】なお、図２ないし図４には、各メモリセル
アレイブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３の内部
構成が図６で示されるものである場合が示される。
アレイブロックＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３の内部
構成が図６で示されるものである場合が示される。
【０１０８】図２を参照して、メインＸデコーダ３ａ
は、プリデコーダ３０ａと、複数のメインデコーダブロ
ック３１ａとを含む。
は、プリデコーダ３０ａと、複数のメインデコーダブロ
ック３１ａとを含む。
【０１０９】メインデコーダブロック３１ａは、１６メ
モリセル行ごとに、すべてのメモリセルアレイブロック
ＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３に共通に設けられる。
モリセル行ごとに、すべてのメモリセルアレイブロック
ＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３に共通に設けられる。
【０１１０】各サブＸデコーダブロック３ｂ−１〜３ｂ
−６は、プリデコーダ３０ｂと、複数のサブデコーダブ
ロック対３１ｂ，３２ｂとを含む。この複数のサブデコ
ーダブロック対の各々は、対応する２つのメモリセルア
レイブロック内の１６メモリセル行に対応して設けられ
る。
−６は、プリデコーダ３０ｂと、複数のサブデコーダブ
ロック対３１ｂ，３２ｂとを含む。この複数のサブデコ
ーダブロック対の各々は、対応する２つのメモリセルア
レイブロック内の１６メモリセル行に対応して設けられ
る。
【０１１１】プリデコーダ３０ａは、図１におけるアド
レスバッファ５からのアドレス信号を、メインデコーダ
ブロック３１ａのデコード動作に適合するようにデコー
ドする。同様に、プリデコーダ３０ｂは、アドレスバッ
ファ５からのアドレス信号を、サブデコーダブロック対
３１ｂ，３２ｂのデコード動作に適合するようにデコー
ドする。
レスバッファ５からのアドレス信号を、メインデコーダ
ブロック３１ａのデコード動作に適合するようにデコー
ドする。同様に、プリデコーダ３０ｂは、アドレスバッ
ファ５からのアドレス信号を、サブデコーダブロック対
３１ｂ，３２ｂのデコード動作に適合するようにデコー
ドする。
【０１１２】各メインデコーダブロック３１ａは、プリ
デコーダ３０ａのデコード出力をさらにデコードして、
対応する１６メモリセル行に対応して設けられたすべて
のサブデコーダブロック対３１ｂ，３２ｂに共通に与え
る。
デコーダ３０ａのデコード出力をさらにデコードして、
対応する１６メモリセル行に対応して設けられたすべて
のサブデコーダブロック対３１ｂ，３２ｂに共通に与え
る。
【０１１３】各サブデコーダブロック対は、対応する２
つのメモリセルアレイブロックのうちの一方の１６メモ
リセル行に対応して設けられるサブデコーダブロック３
１ｂと、他方の１６メモリセル行に対応して設けられる
サブデコーダブロック３２ｂとを含む。各サブデコーダ
ブロック３１ｂ，３２ｂは、対応するメインデコーダブ
ロック３１ａのデコード出力と、対応するプリデコーダ
３０ｂのデコード出力とに応答して、対応する１６メモ
リセル行に含まれる１６本のワード線（図示せず）およ
び２本のセレクトゲートライン（図示せず）の電位を制
御する。
つのメモリセルアレイブロックのうちの一方の１６メモ
リセル行に対応して設けられるサブデコーダブロック３
１ｂと、他方の１６メモリセル行に対応して設けられる
サブデコーダブロック３２ｂとを含む。各サブデコーダ
ブロック３１ｂ，３２ｂは、対応するメインデコーダブ
ロック３１ａのデコード出力と、対応するプリデコーダ
３０ｂのデコード出力とに応答して、対応する１６メモ
リセル行に含まれる１６本のワード線（図示せず）およ
び２本のセレクトゲートライン（図示せず）の電位を制
御する。
【０１１４】図３を参照して、各メインデコーダブロッ
ク３１ａは、たとえば、図２のプリデコーダ３０のデコ
ード出力のうちのいくつかを入力とするＮＡＮＤゲート
５００と、このＮＡＮＤゲート５００の出力を反転する
インバータ５１０とを含む。プリデコーダ３０は、いず
れか１つのＮＡＮＤゲート５００にプリデコーダ３０か
ら入力される信号だけがすべてハイレベルとなるよう
に、アドレスバッファ５からのアドレス信号をデコード
する。これによって、複数のメインデコーダブロック３
１ａのうちの１つの出力のみがハイレベルとなる。
ク３１ａは、たとえば、図２のプリデコーダ３０のデコ
ード出力のうちのいくつかを入力とするＮＡＮＤゲート
５００と、このＮＡＮＤゲート５００の出力を反転する
インバータ５１０とを含む。プリデコーダ３０は、いず
れか１つのＮＡＮＤゲート５００にプリデコーダ３０か
ら入力される信号だけがすべてハイレベルとなるよう
に、アドレスバッファ５からのアドレス信号をデコード
する。これによって、複数のメインデコーダブロック３
１ａのうちの１つの出力のみがハイレベルとなる。
【０１１５】一方、図４を参照して、各サブデコーダブ
ロック３１ｂ，３２ｂは、対応する１６メモリセル行に
接続される１６本のワード線ＷＬ１〜ＷＬ３２と、対応
するプリデコーダ３１ｂの出力信号のうちの所定の１６
個の信号との間にそれぞれ結合される１６個のＮチャネ
ルＭＯＳトランジスタ５２０と、対応するプリデコーダ
３１ｂの出力のうちの２つをそれぞれ入力とする２入力
ＮＡＮＤゲート５３０および５５０と、これら２つのＮ
ＡＮＤゲート５３０および５５０の出力をそれぞれ反転
する２つのインバータ５４０および５６０とを含む。イ
ンバータ５４０および５６０の出力はそれぞれ、対応す
る１６メモリセル行に対応して設けられた２本のセレク
トゲートラインＳＧ１〜ＳＧ４に与えられる。
ロック３１ｂ，３２ｂは、対応する１６メモリセル行に
接続される１６本のワード線ＷＬ１〜ＷＬ３２と、対応
するプリデコーダ３１ｂの出力信号のうちの所定の１６
個の信号との間にそれぞれ結合される１６個のＮチャネ
ルＭＯＳトランジスタ５２０と、対応するプリデコーダ
３１ｂの出力のうちの２つをそれぞれ入力とする２入力
ＮＡＮＤゲート５３０および５５０と、これら２つのＮ
ＡＮＤゲート５３０および５５０の出力をそれぞれ反転
する２つのインバータ５４０および５６０とを含む。イ
ンバータ５４０および５６０の出力はそれぞれ、対応す
る１６メモリセル行に対応して設けられた２本のセレク
トゲートラインＳＧ１〜ＳＧ４に与えられる。
【０１１６】図３における各メインデコーダブロック３
１ａの出力は、対応するサブデコーダブロック３１ｂ，
３２ｂのトランジスタ５２０と、ＮＡＮＤゲート５３０
および５５０とに与えられる。
１ａの出力は、対応するサブデコーダブロック３１ｂ，
３２ｂのトランジスタ５２０と、ＮＡＮＤゲート５３０
および５５０とに与えられる。
【０１１７】前述したように、複数のメインデコーダブ
ロック３１ａの出力のうち、ハイレベルとなるのは、１
つのメインデコーダブロックの出力のみである。したが
って、この１つのメインデコーダブロックに対応して設
けられた１２個のサブデコーダブロック（つまり、６個
のサブデコーダブロック対）３１ｂ，３２ｂ内のすべて
のトランジスタ５２０がＯＮ状態となる。一方、他のサ
ブデコーダブロック３１ｂ，３２ｂの各々においては、
すべてのトランジスタ５２０はＯＦＦ状態となるととも
に、インバータ５４０および５６０の出力がともにロー
レベルとなる。
ロック３１ａの出力のうち、ハイレベルとなるのは、１
つのメインデコーダブロックの出力のみである。したが
って、この１つのメインデコーダブロックに対応して設
けられた１２個のサブデコーダブロック（つまり、６個
のサブデコーダブロック対）３１ｂ，３２ｂ内のすべて
のトランジスタ５２０がＯＮ状態となる。一方、他のサ
ブデコーダブロック３１ｂ，３２ｂの各々においては、
すべてのトランジスタ５２０はＯＦＦ状態となるととも
に、インバータ５４０および５６０の出力がともにロー
レベルとなる。
【０１１８】各プリデコーダ３１ｂは、対応する各サブ
デコーダブロック３１ｂにおいて、プリデコーダ３１ｂ
から１６個のトランジスタ５２０にそれぞれ供給される
１６個の信号のうちの１つのみがローレベルとなるとと
もに、このプリデコーダ３１ｂから２つのＮＡＮＤゲー
ト５３０および５５０にそれぞれ供給される２つの信号
のうちの一方のみがハイレベルとなるように、アドレス
バッファ５からのアドレス信号をデコードする。各サブ
デコーダブロック３１ｂにおいて、対応するプリデコー
ダ３１ｂからローレベルの信号を供給されるトランジス
タ５２０と、このサブデコーダブロック３１ｂと対をな
すサブデコーダブロック３２ｂにおいて、対応するプリ
デコーダ３１ｂからローレベルの信号を供給されるトラ
ンジスタ５２０とは、同一行に対応して設けられた２本
のワード線にそれぞれ接続される。
デコーダブロック３１ｂにおいて、プリデコーダ３１ｂ
から１６個のトランジスタ５２０にそれぞれ供給される
１６個の信号のうちの１つのみがローレベルとなるとと
もに、このプリデコーダ３１ｂから２つのＮＡＮＤゲー
ト５３０および５５０にそれぞれ供給される２つの信号
のうちの一方のみがハイレベルとなるように、アドレス
バッファ５からのアドレス信号をデコードする。各サブ
デコーダブロック３１ｂにおいて、対応するプリデコー
ダ３１ｂからローレベルの信号を供給されるトランジス
タ５２０と、このサブデコーダブロック３１ｂと対をな
すサブデコーダブロック３２ｂにおいて、対応するプリ
デコーダ３１ｂからローレベルの信号を供給されるトラ
ンジスタ５２０とは、同一行に対応して設けられた２本
のワード線にそれぞれ接続される。
【０１１９】したがって、ハイレベルの信号を出力して
いる１つのメインデコーダブロック３１ａに対応して設
けられた各サブデコーダブロック３１ｂ，３２ｂにおい
てのみ、１６個のトランジスタ５２０のうちのいずれか
１つの出力がローレベルとなり、かつ、インバータ５４
０および５６０のうちのいずれか一方の出力がハイレベ
ルとなる。この結果、すべてのメモリセルアレイブロッ
クＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３に含まれるワード線
およびセレクトゲートラインのうち、同一行に対応して
設けられた１２本のワード線（図１参照）および１本の
セレクトゲートラインが活性化されるとともに、各ビッ
ト線に、活性化されたワード線に接続されるいずれか１
つのメモリセルの記憶データが出現可能となる（図６参
照）。
いる１つのメインデコーダブロック３１ａに対応して設
けられた各サブデコーダブロック３１ｂ，３２ｂにおい
てのみ、１６個のトランジスタ５２０のうちのいずれか
１つの出力がローレベルとなり、かつ、インバータ５４
０および５６０のうちのいずれか一方の出力がハイレベ
ルとなる。この結果、すべてのメモリセルアレイブロッ
クＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３に含まれるワード線
およびセレクトゲートラインのうち、同一行に対応して
設けられた１２本のワード線（図１参照）および１本の
セレクトゲートラインが活性化されるとともに、各ビッ
ト線に、活性化されたワード線に接続されるいずれか１
つのメモリセルの記憶データが出現可能となる（図６参
照）。
【０１２０】図４におけるワード線ＷＬ１〜ＷＬ３２の
各々は、図１における各ワード線ＷＬに対応する。な
お、図１においてセレクトゲートラインは簡単のため図
示されない。
各々は、図１における各ワード線ＷＬに対応する。な
お、図１においてセレクトゲートラインは簡単のため図
示されない。
【０１２１】上記実施例では、同時に外部に読出される
べきデータが８ビットの場合が説明されたが、同時に外
部に読出されるべきデータは任意のビット長であってよ
い。
べきデータが８ビットの場合が説明されたが、同時に外
部に読出されるべきデータは任意のビット長であってよ
い。
【０１２２】同時に外部に読出されるべきデータがたと
えば１６ビットのデータおよび３２ビットのデータの場
合は、それぞれ、１ビットの誤りの検出および訂正を行
なうためには、５ビットのパリティデータおよび６ビッ
トのデータが用いられる。
えば１６ビットのデータおよび３２ビットのデータの場
合は、それぞれ、１ビットの誤りの検出および訂正を行
なうためには、５ビットのパリティデータおよび６ビッ
トのデータが用いられる。
【０１２３】また、上記実施例では、メモリセルアレイ
が、同時に外部に読出されるべきデータのビット長と、
パリティデータのビット長との合計と同じ数（１２）の
ブロックに分割されたが、メモリセルアレイが、このよ
うな数の２倍などの、さらに多数のブロックに分割され
てもよい。メモリセルアレイをより多くのブロックに分
割することによって、アクセスタイムのより一層の短縮
も図れる。
が、同時に外部に読出されるべきデータのビット長と、
パリティデータのビット長との合計と同じ数（１２）の
ブロックに分割されたが、メモリセルアレイが、このよ
うな数の２倍などの、さらに多数のブロックに分割され
てもよい。メモリセルアレイをより多くのブロックに分
割することによって、アクセスタイムのより一層の短縮
も図れる。
【０１２４】上記実施例では、本発明がマスクＲＯＭに
適用されたが、ＥＰＲＯＭやＥＥＰＲＯＭなどの、製造
後にデータの書込み、書換えが可能な半導体記憶装置に
本発明が適用することも可能である。
適用されたが、ＥＰＲＯＭやＥＥＰＲＯＭなどの、製造
後にデータの書込み、書換えが可能な半導体記憶装置に
本発明が適用することも可能である。
【０１２５】
【発明の効果】以上のように、本発明によれば、ビット
不良およびビット線不良の半導体記憶装置だけでなくワ
ード線不良の半導体記憶装置をも、正常に機能する半導
体記憶装置として使用できる確率が大幅に向上される。
この結果、高歩留の半導体記憶装置が得られる。さら
に、本発明によれば、ワード線の活性化および非活性化
を高速に行なうことが可能となるので、アクセスタイム
の向上も図れる。
不良およびビット線不良の半導体記憶装置だけでなくワ
ード線不良の半導体記憶装置をも、正常に機能する半導
体記憶装置として使用できる確率が大幅に向上される。
この結果、高歩留の半導体記憶装置が得られる。さら
に、本発明によれば、ワード線の活性化および非活性化
を高速に行なうことが可能となるので、アクセスタイム
の向上も図れる。
【図１】本発明の一実施例のマスクＲＯＭの全体構成を
示す概略ブロック図である。
示す概略ブロック図である。
【図２】図１のメインＸデコーダおよびサブＸデコーダ
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図３】図２のメインデコーダブロックの具体例を示す
回路図である。
回路図である。
【図４】図２のサブデコーダブロックの具体例を示す回
路図である。
路図である。
【図５】従来の誤り訂正機能付マスクＲＯＭの全体構成
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図６】マスクＲＯＭのメモリセルアレイの内部構成の
一例を示す回路図である。
一例を示す回路図である。
【図７】従来の誤り訂正機能付マスクＲＯＭの他の全体
構成例を示す概略ブロック図である。
構成例を示す概略ブロック図である。
【図８】従来の誤り訂正機能付マスクＲＯＭにおけるＸ
デコーダの概略構成を示すブロック図である。
デコーダの概略構成を示すブロック図である。
【図９】図８のデコーダブロックの構成例を示す回路図
である。
である。
１ 正規メモリセルアレイ ２ パリティメモリセルアレイ ＤＢ０〜ＤＢ７，ＤＰ０〜ＤＰ３ メモリセルアレイブ
ロック ３ａ メインＸデコーダ ３ｂ−１〜３ｂ−６ サブＸデコーダ ４ Ｙデコーダ ５ アドレスバッファ ６ 制御回路 ７ Ｙゲート ８ センスアンプ群 ９ ＥＣＣ １０ 出力バッファ ＭＣ，ＭＴ メモリセル ＢＬ，ＢＬ１〜ＢＬ２ ビット線 ＷＬ，ＷＬ１〜ＷＬ３２ ワード線 なお、各図中、同一符号は同一または相当部分を示す。
ロック ３ａ メインＸデコーダ ３ｂ−１〜３ｂ−６ サブＸデコーダ ４ Ｙデコーダ ５ アドレスバッファ ６ 制御回路 ７ Ｙゲート ８ センスアンプ群 ９ ＥＣＣ １０ 出力バッファ ＭＣ，ＭＴ メモリセル ＢＬ，ＢＬ１〜ＢＬ２ ビット線 ＷＬ，ＷＬ１〜ＷＬ３２ ワード線 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 【請求項１】 同時に外部に読出されるべき第１複数個
のデータをそれぞれ格納する前記第１複数個のブロック
と、前記第１複数個のデータに応じて予め定められた第
２複数個のパリティデータをそれぞれ格納する前記第２
複数個のブロックとに分割されたメモリセルアレイを備
え、 各前記ブロックは、複数の行に配列された複数のメモリ
セルと、前記複数の行に対応して設けられ、かつ、各々
が対応する行に配列されたメモリセルに共通に接続され
る複数のワード線とを含み、 各ブロック内の複数のワード線のうちのいずれか１つを
選択する手段と、 前記第１複数個のブロックのそれぞれから、前記選択さ
れた１本のワード線に接続された前記メモリセルに格納
されたデータを読出し、かつ、前記第２複数個のブロッ
クのそれぞれから、前記選択された１本のワード線に接
続されたメモリセルに格納されたデータを読出す手段
と、 前記第１複数個のブロックおよび前記第２複数個のブロ
ックのそれぞれから前記読出手段によって読出されたデ
ータに基づいて、前記第１複数個のブロックから前記読
出手段によって読出されたデータの誤りを検出する手段
とをさらに備えた、半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175042A JPH0520896A (ja) | 1991-07-16 | 1991-07-16 | 半導体記憶装置 |
| DE4223273A DE4223273C2 (de) | 1991-07-16 | 1992-07-15 | Halbleiterspeichereinrichtung und Betriebsverfahren für eine solche |
| KR1019920012798A KR950010313B1 (ko) | 1991-07-16 | 1992-07-16 | 오류정정회로를 갖춘 반도체 기억장치 및 그 오퍼레이팅방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175042A JPH0520896A (ja) | 1991-07-16 | 1991-07-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520896A true JPH0520896A (ja) | 1993-01-29 |
Family
ID=15989205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175042A Pending JPH0520896A (ja) | 1991-07-16 | 1991-07-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0520896A (ja) |
| KR (1) | KR950010313B1 (ja) |
| DE (1) | DE4223273C2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5848076A (en) * | 1996-06-10 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory card with capability of error correction and error correction method therefore |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| US6262925B1 (en) | 1999-05-19 | 2001-07-17 | Nec Corporation | Semiconductor memory device with improved error correction |
| WO2021130644A1 (en) * | 2019-12-24 | 2021-07-01 | Kioxia Corporation | Systems and methods for detecting or preventing false detection of three error bits by sec |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02195600A (ja) * | 1989-01-23 | 1990-08-02 | Fujitsu Ltd | 半導体記憶装置及びその故障検出方法 |
| JPH035995A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH03100999A (ja) * | 1989-09-12 | 1991-04-25 | Hitachi Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692923A (en) * | 1984-09-28 | 1987-09-08 | Ncr Corporation | Fault tolerant memory |
-
1991
- 1991-07-16 JP JP3175042A patent/JPH0520896A/ja active Pending
-
1992
- 1992-07-15 DE DE4223273A patent/DE4223273C2/de not_active Expired - Fee Related
- 1992-07-16 KR KR1019920012798A patent/KR950010313B1/ko not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02195600A (ja) * | 1989-01-23 | 1990-08-02 | Fujitsu Ltd | 半導体記憶装置及びその故障検出方法 |
| JPH035995A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPH03100999A (ja) * | 1989-09-12 | 1991-04-25 | Hitachi Ltd | 半導体記憶装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262924B1 (en) | 1993-05-14 | 2001-07-17 | Fujitsu Limited | Programmable semiconductor memory device |
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| US5848076A (en) * | 1996-06-10 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory card with capability of error correction and error correction method therefore |
| US6262925B1 (en) | 1999-05-19 | 2001-07-17 | Nec Corporation | Semiconductor memory device with improved error correction |
| WO2021130644A1 (en) * | 2019-12-24 | 2021-07-01 | Kioxia Corporation | Systems and methods for detecting or preventing false detection of three error bits by sec |
| US11611358B2 (en) | 2019-12-24 | 2023-03-21 | Kioxia Corporation | Systems and methods for detecting or preventing false detection of three error bits by SEC |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950010313B1 (ko) | 1995-09-14 |
| DE4223273A1 (de) | 1993-01-21 |
| KR930003169A (ko) | 1993-02-24 |
| DE4223273C2 (de) | 1995-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW556203B (en) | Semiconductor memory device having ECC type error recovery circuit | |
| CN1242412C (zh) | 半导体存储器 | |
| US5172339A (en) | Semiconductor memory device having error checking and correcting circuit and operating method therefor | |
| JP3847993B2 (ja) | マルチビット半導体メモリ装置及びその装置の誤り訂正方法 | |
| US6510537B1 (en) | Semiconductor memory device with an on-chip error correction circuit and a method for correcting a data error therein | |
| US10839933B2 (en) | Memory devices having a read function of data stored in a plurality of reference cells | |
| US7899980B2 (en) | Flash memory system and data writing method thereof | |
| US5448578A (en) | Electrically erasable and programmable read only memory with an error check and correction circuit | |
| TW202001881A (zh) | 可變電阻隨機存取記憶體 | |
| CN1855297B (zh) | 包括失效单元校正电路的非易失性铁电存储器装置 | |
| JPH07192500A (ja) | 不揮発性メモリの配線短絡検出方法及びそのための回路 | |
| JP5657079B1 (ja) | 半導体記憶装置 | |
| US20090031194A1 (en) | Error-detecting and correcting fpga architecture | |
| JPH08212796A (ja) | 半導体メモリ装置の冗長回路及び冗長方法 | |
| JP4050091B2 (ja) | 半導体メモリ装置 | |
| JP6115740B1 (ja) | 半導体記憶装置 | |
| JP2515097B2 (ja) | 半導体記憶装置 | |
| JPH0520896A (ja) | 半導体記憶装置 | |
| CN111796963B (zh) | 半导体存储器件和具有该半导体存储器件的存储系统 | |
| JP3482543B2 (ja) | 半導体メモリ | |
| US7657802B2 (en) | Data compression read mode for memory testing | |
| US12126357B2 (en) | Error correction code circuit and semiconductor apparatus including the error correction code circuit | |
| KR20180081967A (ko) | 라인 결함 검출 회로 및 그를 포함하는 반도체 메모리 장치 | |
| JP6293846B2 (ja) | 半導体記憶装置 | |
| KR20260026784A (ko) | 온-칩(on-chip) ecc 스킴을 채용한 구비한 메모리 장치 및 그의 테스트 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970729 |