JPH0219631B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、電気的に書き換え可能なリードオ
ンリーメモリに関し、より特定的には、金属窒化
物酸化物半導体（MNOS）形式の改良された電
気的に書き換え可能なリードオンリーメモリに関
する。

電気的に書き換え可能なリードオンリメモリ
（EAROM）は、プログラマブルな不揮発性半導
体メモリ装置として用いられている。金属窒化物
酸化物半導体（MNOS）構造からなる個々のメ
モリセルの形態のこのようなメモリ装置は、ソー
ス領域と、ドレイン領域と、たとえば二酸化シリ
コンおよびシリコン窒化物のような絶縁材料の界
面により形成されるメモリゲート領域とを有す
る。EAROM装置は、予め定められたパターン
またはアレーの集積回路（IC）チツプ部品とし
て、高密度に比較的低コストで作られ得る。

また、ICは、セルの群を選択するための論理
回路、アドレス回路およびデコード回路を含み、
各群は、一般的には、１ワードを構成し、あるい
は個々のセルを選択するものと考えられる。
EAROMは、低電力を要求し、かつメモリセル
のゲート電極に適当な電圧を与えることにより比
較的容易に消去および書込ができる。これは、た
とえばラジオチユーナおよびテレビジヨンチユー
ナ、プログラムストレージ回路などの様々な用途
における広範な利用性を見出した。

この形式のEAROM装置では、どのセルも他
のセルに影響することなく、選択されおよび読出
され、書込まれまたは消去され得るように、各セ
ルは隣のセルから分離されている。この分離は、
しばしば隣接する群のセルの間にチヤンネルスト
ツプを用いることにより与えられる。チヤンネル
ストツプとは、隣接するセル間の半導体装置のサ
ブストレート上の領域であり、関連されていない
ソース−ドレイン拡散領域の間での不所望な関係
を防止するための大きなしきい値電圧を有する。
これは、２個の関連されていないソース−ドレイ
ン拡散領域の間の高度にドープされたサブストレ
ート領域を厚い絶縁材料で覆うことによりなされ
得る。たとえば、Ｎチヤンネルの装置では、チヤ
ンネルストツプは、厚いフイールド絶縁を有する
P⁺形式の材料である。しかしながら、このよう
なチヤンネルストツプのような技術でさえ、隣接
するメモリセル（ビツト）もまた、近接するビツ
トの１個の上で実施される書込動作からシールド
されねばならないメモリ装置におけるアイソレー
シヨン問題を完全に解決はしない。

EAROM装置では、チヤンネルシールドは、
他の消去されたセルに影響することなしに、消去
された状態から所望のメモリセルのいくつかに選
択的に書込む能力として規定される。言い換えれ
ば、他の近接するビツトが書込まれている間、消
去されたビツトを書込保護する能力である。良好
なチヤンネルシールドが、大きな、高密度のメモ
リ構造において、必要でありかつ望まれている。
このことは装置の利用性を増加させるので、可能
な限り多くの消去−書込サイクルの間にわたり良
好なチヤンネルシールドを維持することが望まれ
ている。

チヤンネルシールドモードにおいては、（近接
するビツトからチヤンネルシールドされていなけ
ればならない）選択されていない消去されたビツ
トのソースおよびドレイン間の導電経路（チヤネ
ル）は、（ＮチヤンネルのEAROMに対して約＋
25Vの）書込電圧に予充電されている。また、ゲ
ート（ワードライン）もまた、この書込電圧に上
げられており、サブストレートは接地電圧にされ
ている。このように、ソース、ドレインおよびゲ
ートは同一電位であり、ソースおよびドレインの
接合は逆バイアスされている。さもなければこの
特定のビツトに書込むために用いられるたであろ
うゲート電極電流は、逆バイアスされたソースお
よびドレインにより、いまや実質的にシヤントさ
れている。残留ゲート−サブストレート電流によ
るものを除いては、この特定のビツトは書込まれ
ないであろう。この残留ゲート電流の量が小さい
ほど、チヤンネルシールドは良好となる。消去−
書込操作が繰り返されるにつれて、この残留電流
の影響が蓄積し、かつ結果としてビツトはその本
来の消去された状態を失う。それゆえに、消去−
書込の時間および回数がチヤンネルシールドに影
響する。チヤンネルシールドモードにおける残留
ゲート電流を減少させること、したがつてチヤン
ネルシールドが有効である間の消去−書込サイク
ルの数を増加させることが望まれている。

この発明は、EAROMに関し、より特定的に
は、金属窒化物酸化物半導体（MNOS）形式の
改良されたEAROMに関する。EAROMは、従
来のEAROM装置よりも、より多数の回数の消
去−書込サイクルを通じてスイツチされる能力を
有しつつ、改良されたチヤンネルシールドを有す
る。

この発明によれば、メモリセルが書込まれてい
る間に、それに隣接のメモリセルが消去された状
態から書込まれた状態へ変化する特有の傾向を減
少させるために、すなわち、チヤンネルシールド
を増加させるために、メモリゲートフイールドは
メモリゲートチヤンネルの下の注入構造を適切に
形成することにより、減少されている。このよう
な形成は、セルのしきい値電圧を実質的に一定に
保ちつつ、ゲートフイールドを減少させるための
実質的に低い表面ドーピング濃度を与えるような
ものである。これは、この発明の好ましい実施例
によれば、メモリゲートチヤンネル内での様々な
不純物物質の２重注入により達成される。まずゲ
ートのしきい値電圧、すなわち装置がある状態か
ら他の状態へ切り換わるときの電圧、を確立する
ために、Ｎチヤンネル形式の装置ではホウ素のよ
うな適当な物質を注入する。次に、たとえばＮ−
チヤンネルの装置に対してはリンのような逆導電
形式の不純物材料の第２の注入がある。これは、
元の不純物材料により作り出された表面濃度を減
少させ、かつまた、実質的にしきい値電圧を変化
させることなく、ゲートの下のフイールドを減少
させる。フイールドを減少させることにより、ゲ
ート誘電体内で電荷が動き得る能力を減少させ、
それによりチヤンネルシールドを増加させ、その
結果、乏しいチヤンネルシールドの主因となるゲ
ート−サブストレート電流を減少させる。

それゆえに、この発明の主たる目的は、メモリ
ゲートの下における注入分布が、注入分布を適合
させるための適切な不純物材料により２重注入さ
れる、改良されたチヤンネルシールドを有する
EAROMを提供することである。

他の目的は、メモリゲートの下における注入分
布がゲートのフイールドを減少させるように適合
されている、EAROMを提供することである。

さらに他の目的は、メモリゲートの下における
注入分布が、注入分布を適合させるための適切な
不純物材料により二重注入される、改良されたチ
ヤンネルシールドを有するEAROMを提供する
ことである。

また、他の目的は、メモリゲートの下の構造
が、ホウ素およびリンで二重注入される、改良さ
れたＮチヤンネルのEAROMを提供することで
ある。

この発明のこれらの目的およびその他の目的
は、以下の説明および添付された図面を参照して
より一層明らかとなるであろう。

第１図を参照して、この発明による、典型的な
完全なEAROMスプリツトゲートメモリセル１
０の断面図が示される。このセルは、大きく拡大
されておりかつ正確には描かれていない。ただ１
個のメモリセルが説明される。このようなセルが
多数あり、これらは通常は群またはワード内で配
列されており、かつ論理、デコードおよびアドレ
スのための様々な他の半導体回路とともに、半導
体製造業において従来のように、同時に形成され
ることが理解されるべきである。これらは、この
発明の部分を形成するものではないため示されな
い。

Ｐ−MNOS装置もまた作られ得るが、
EAROMセル１０は、Ｎ−MNOS形式のもので
例示される。EAROMセル１０は、たとえばヒ
素のようなＮ型不純物で適切にドープされた、た
とえばシリコンのような適当な材料からなるサブ
ストレート１２を含む。サブストレート１２は、
その上で成長され、かつたとえばホウ素のような
Ｐ型不純物材料を含むエピタキシヤル層１４のた
めのサポートを与える。層１４における不純物量
は、たとえば、ほぼ１×10¹⁵原子／cm³から約１×
10¹⁶原子／cm³のオーダであり得る。このセルは、
エピタキシヤル層１４を通りサブストレート内に
拡散される、各側でのアイソレーシヨン拡散部１
６により分離される。このアイソレーシヨン拡散
部は、Ｎ型不純物領域である。

１対の接合領域２０，２２は、サブストレート
のエピタキシヤル層１４内の拡散によつて形成さ
れ、ソースおよびドレインを形成する。双方の接
合領域２０および２２は、Ｎ型不純物によりドー
プされる。拡散領域２０，２２を形成する方法は
この技術分野において周知であり、たとえばイオ
ン注入のようなすべての従来の方法が用いられ得
る。ソースおよびドレインの拡散チヤンネルは、
約10¹⁹原子／cm³ないし約10²¹原子／cm³のオーダの
不純物量を有する、イオン注入されたヒ素／リン
である。

フイールド酸化物と呼ばれ、かつたとえば数千
オングストロームの厚みの二酸化シリコンであ
る、厚い絶縁材料２６の領域は、サブストレート
のエピタキシヤル層１４の上部表面上で、各拡散
領域２０，２２の外側端縁に形成される。これ
は、あるメモリセルを次のメモリセルから分離
し、かつチヤンネルストツプ領域を形成する。開
口が、ソースおよびドレイン２０，２２との電気
的な接触を作るための各電極５０および５２のた
めに、フイールド酸化物層２６を通り備えられて
いる。電極５０，５２は、たとえばアルミニウム
のようないずれかの適切な材料から構成され得
る。

セルのメモリゲート領域３０は、フイールド酸
化物層２６の２個の垂直な障壁２９の間に位置さ
れている。領域３０は、ゲート酸化物と呼ばれる
数百オングストロームの厚みの二酸化シリコンの
ような絶縁材料からなるスプリツトゲート領域３
２を、その各側部に有している。２個のスプリツ
トゲート酸化物領域３２の間には、二酸化シリコ
ン（SiO₂）のような絶縁材料からなるトンネル
ゲート層３６がその上に位置されている、トンネ
ル領域３４が存在する。非トンネルスプリツトゲ
ート３２とトンネル層３６との相対的な厚みは、
たとえば、前者では約400Åから約600Åであり、
後者では約10Åから約40Åである。これらの厚み
は、装置のスイツチング特性およびメモリの保持
力特性を制御する。

窒化シリコン（Si₃N₄）のような絶縁材料から
なる層４０が、ソースおよびドレイン電極５０，
５２の下でフイールド酸化物層２６の上部に、か
つメモリセル領域３０内でスプリツトゲート領域
３２およびトンネル領域３４の上方に、設けられ
る。窒化物層は、約300Åから約600Åの範囲の厚
みを有している。SiO₂およびSi₃O₄からなる結晶
構造のために、電荷蓄積領域は、トンネルゲート
領域層３６および窒化物層４０の界面４６で形成
される。電荷蓄積領域もまた、窒化物層４０に一
定の距離で延びている。この構造を完成させるた
めに、ゲート電極５４は、これはアルミニウムか
らなるが、メモリセル領域内の窒化物層４０の上
部に配置される。

ソースおよびドレインチヤンネル２０，２２の
間のゲート領域内のエピタキシヤル層１４に、逆
の導電形式の不純物材料が注入される。これら
は、たとえばＮチヤンネルの装置では、第１の材
料としてホウ素および第２の材料としてリンまた
はヒ素である。ホウ素の注入量およびエネルギが
Ｎチヤンネルの装置のしきい値電圧を制御し、他
方リンまたはヒ素の注入はチヤンネルシールドを
改良するのに用いられる。不純物の二重注入は、
ゲート領域におけるフイールドを減少し、かつそ
れによつて、チヤンネルシールドを改善する。こ
のことは以下において説明される。

第１図のEAROMの全体の操作において、ド
レインおよびソースが接地電位であることを考慮
する。適当な量および極性の電圧が、ゲート電極
５４に加えられるならば、反対の極性の電荷が、
サブストレートのエピタキシヤル層から引出され
るであろう。たとえば、ゲート電極５４に印加さ
れる負の電圧によつて、正の電荷のキヤリア（ホ
ール）がサブストレート１４から二酸化シリコン
トンネル層３６を通りトンネル動作させかつ界面
４６でおよび窒化物層内へ一定の距離で捕捉され
る。二酸化シリコン−シリコン窒化物は、極端に
大きな絶縁体であるので、電荷は極端に長い期間
の間捕捉され続ける。ＮチヤンネルのEAROM
は、たとえばゲート電極５４に対して＋25ボルト
の正電圧を加えることにより、低導通状態に書込
まれ（あるいはオフにされ）る。このことは、負
の電荷を、二酸化シリコン−シリコン窒化物界面
に有効に蓄積させる。この負の電荷は、装置のし
きい値をより正のレベルに動かす。この書込状態
では、EAROMは、エンハンスメントモードで
動作し、すなわち、正の電荷がソースおよびドレ
イン間の導通チヤンネルを確立するためにゲート
に加えられねばならない。Ｎチヤンネルの
EAROMに対する典型的な書込状態のしきい値
は、約６ボルトである。

この装置は、ゲート電極５４に（−25ボルトの
ような）負の電圧を付加することにより、低しき
い値状態すなわち高導通状態に、消去される。こ
の負の電圧は、界面４６に正の電荷（ホール）を
引き出し、この界面４６は、代わりに、メモリゲ
ート３６の下に導通チヤンネルを確立する。消去
された状態では、メモリゲート３６の下の領域
は、デプリーシヨンモードで動作し、それゆえ
に、エンハンスメント装置として動作する２個の
非メモリ領域３２は直列に接続される。

消去状態のしきい値は、それゆえに、メモリセ
ルの非メモリ領域内のゲートの厚みにより決定さ
れる。消去された状態のしきい値電圧は、1.5ボ
ルトのオーダである。書込しきい値電圧と消去し
きい値電圧との間のかなり大きな差、すなわち窓
によつて信頼性あるデータデコーデイングが可能
となる。

装置が、適切な不純物をゲート領域の下のシリ
コンに注入することにより、ある状態（オン／オ
フ）から他の状態（オフ／オン）へ切替わるとき
のしきい値電圧V_Tを制御することは公知である。
たとえば、Ｎチヤンネルの装置では、ホウ素の注
入を増加させることは装置をエンハンスメントモ
ードに動かし、すなわちしきい値がより正にな
る。Ｐチヤンネルの装置では、ホウ素は逆の効果
を有し、すなわちボロンの注入の増加は、Ｐチヤ
ンネルの装置を、エンハンスメントモードからデ
プリーシヨンモードの装置に変換し得る（しきい
値は、正ではなく、結果として負になる。）。

第２図を参照して、グラフが、二酸化シリコン
のメモリゲート層３６とシリコンからなるサブス
トレートのエピタキシヤル層１４との間の界面６
０を示す垂直な直線とともに、装置のサブストレ
ートへの距離の関数として、縦軸に不純物濃度を
プロツトして示されている。

実線の曲線６２は、ＮチヤンネルのEAROM
のメモリゲートの下のホウ素の注入による不純物
濃度を示す。注目されるように、ホウ素不純物濃
度のピークは、界面６０によりやや下にある。

チヤンネルシールドモードにおいては、消去さ
れたメモリのトランジスタのゲートおよびドレイ
ンは、Ｎ−EAROMSのためのほぼ＋25ボルトの
書込電圧にバイアスされており、ソースは浮動さ
れている。消去されたＮチヤンネルのメモリゲー
ト領域３６は、デプリーシヨン装置であり、かつ
エンハンスメント非メモリゲート領域３２は＋
25Vにオンにされているので、ゲートおよびドレ
インが＋25ボルトにバイアスされているときに
は、ソースもまた＋25ボルトに浮動する。このこ
とは、ソースおよびドレインが、サブストレート
に関して逆バイアスされており、かつソース−ゲ
ート−ドレインが等しい電位にあることを意味す
る。

ソース、ゲートおよびドレインが同一の電位に
あるので、消去された状態が保たれることがまず
に考えられるであろう反面、シリコン内の反転層
において終了するメモリゲート領域内の電場は、
窒化物層内の電荷を再び移動させる。ゲートはシ
リコンに関して正にバイアスされているので、二
酸化シリコン−窒化物界面（消去された状態での
装置を思い起こされたい）において捕捉されたホ
ールは、シリコン内に注入されることができ、か
つこの反転層からの電子は、メモリの界面に注入
され得る。

一定の期間にわたり、装置は、結果的に、この
ような電荷の動きのために書込されかつしたがつ
て、チヤンネルシールド問題を提起する。この問
題を減少させるために、この電荷の動きを引き起
こすメモリ状態での電界が可能な限り小さくされ
るべきである。このことはシリコン内のドーパン
等の表面濃度を低下させることにより達成され得
る。しかしながら、表面のドーピングを任意に減
少すれば、消去−書込窓、すなわち、消去しきい
値電圧および書込しきい値電圧の差は、スプリツ
トゲート装置のためにより小さくなり、それによ
つて消去−書込に際して問題が生じ得る可能性が
あるであろう。これは望ましくない。この目的
は、しきい値を同一の値に保ちしかもより大きな
チヤンネルシールドを達成することである。

一般的には、チヤンネルシールドは、窒化物層
４０の厚さおよびシリコン１４内の不純物表面濃
度に依存する。エピタキシヤル層の表面における
不純物濃度が高ければ高いほど、電界強度が大き
くなり、窒化物層の電荷の励起レベルが高くなり
電荷が窒化物層から隣のセルへ移動し、当該セル
は消去された状態に、消去状態の隣のセルは書込
まれた状態に反転しやすくなる。それゆえに、不
純物の濃度の最大点が界面６０よりもさらに下に
ある点までシフトされるのが望ましい。これを達
成するために、たとえばリンのような逆導電形式
の不純物もまたSi−SiO₂界面６０の非常に近く
に注入される。リンは導電率の観点からホウ素に
対し逆方向に作用する。より有効には、それは表
面不純物濃度のピークをさらに右へシフトさせ、
すなわち、さらにエピタキシヤル層の方へシフト
させ、不純物の表面濃度を表面で小さくさせる。
２個の不純物の濃度は加算的よりもむしろ減算的
であり、曲線６２よりもむしろ曲線６６を形成
し、すなわち、表面濃度は界面で低下される。

リンを付加的に浅く注入しても、デイプリーシ
ヨン層の幅は大きく変化しない。このデイプリー
シヨン層の幅は斜線でハツチングされた部分６８
により示される。それゆえに、しきい値電圧V_T
は、実質的に同一のままであり、かつ消去しきい
値電圧と書込しきい値電圧との間の差（窓）もま
た明確に一定に維持される。

本質的に、リンを用いることにより表面におけ
るホウ素が補償される。ゲートおよびシリコン間
の電界は、表面の不純物濃度に依存する。表面濃
度が減少するにしたがつて、電界もまた減少し、
かつ、それゆえに、チヤンネルシールドが前述さ
れたように改善される。

第３Ａ図ないし第３Ｆ図は、製造における様々
な段階のこの装置を示す。Ｎ型不純物サブストレ
ート１２は、Ｐ型の材料からなるエピタキシヤル
成長されたサブストレート層１４に対して機械的
剛性をＰ型の材料のサブストレート層では、拡散
によりＮ型の材料からなる分離チヤンネルストツ
プ１６が成長される。従来の酸化技術により、エ
ピタキシヤル層１４の全表面を横切り二酸化シリ
コンの層１９が成長される。

次にソースおよびドレイン領域２０および２２
が、適切な拡散方法により層１４内に配置され
る。これは、従来の方法で酸化物層１９を通して
なされる。ソースおよびドレイン領域２０および
２２は、Ｎ型不純物材料である。

第３Ｃ図で示されるように、フイールド酸化物
層２６を作るために、前の酸化物の上部表面に、
他の酸化物層が付着される。これは、従来の方法
の熱分解反応によりなされる。フイールド酸化物
層は、充分に厚く、たとえば約１ないし２ミクロ
ンである。

第３Ｄ図で示されるように、フイールド酸化物
層２６は、メモリセル領域３０を規定する垂直方
向に上方に延びる壁２９を形成するためにエツチ
ングされる。エツチングされた領域３０では、約
400ないし600Åのゲート酸化物３２が熱的に成長
される。メモリ領域３４は、次に、フオトリソグ
ラフ技術により画成される。

不純物の注入は、領域３０および３４において
起こり、領域３４における注入は、メモリの特性
およびチヤンネルシールドの性質を制御するの
で、最も重要である。これは、たとえばイオン注
入によりなされる。典型的な注入量は、 ホウ素：35KeVで典型的には 5.5×10¹²cm^-3 リン：80KeVで典型的には 1.7×10¹²cm^-3 である。この領域３４は、メモリのゲート領域の
トンネル領域を形成するために、エピタキシヤル
層１４の表面までエツチングされる。

トンネル領域３４では、10ないし40Åの範囲の
厚みの二酸化シリコンの層３６が成長される。こ
れは、シリコンサブストレートとともに酸素の熱
反応により成長される。これは大気圧でなされる
ことができ、あるいは、装置のメモリ特性を改善
するために、トンネル酸化物層は、低圧酸化反応
により成長され得る。このことは、同一の譲受人
に譲渡された、1980年２月12日に出願された係属
中のアメリカ合衆国特許出願連続番号第120791号
において述べられている。

次に、シリコン窒化物の層４０が、全装置を覆
うように付着される。これは、好ましくは、化学
的蒸着技術によりなされる。好ましい方法では、
アンモニアガス（NH₃）が、ジクロルシラン
（SiH₂Cl₂）のような、他の気体とともに、低速
かつ低圧で炉に流し込まれる。アンモニアガスお
よびジクロルシランガスの流れは、窒化物層が所
望の厚みに達するまで実施される。たとえば、こ
のことはいずれの所においても300Åから600Åで
ある。アンモニアのシランに対する比率は、約
50：１の範囲である。

窒化物層４０の付着は、トンネルゲート領域の
二酸化シリコン層３４と窒化物層４０との間のメ
モリのチヤンネル領域内に界面４６を形成する。
その後に界面４６で電荷が蓄積される、薄い酸化
物層３４を通るトンネリングは、先に述べられた
ように、メモリの特性を生み出す。

第１図は、先に述べられたように、完成された
装置を示す。窒化物層および酸化物層を通り、ソ
ース領域およびドレイン領域への接触ホールをエ
ツチングする中間のステツプは、除かれていた。
装置を完成させるために、ソース２０およびドレ
イン２２のための金属電極５０および５２ならび
にメモリゲート領域３４のための電極５４が、次
に、たとえば適当な蒸着技術により配置され、か
つフオトリソグラフ技術により形成される。

不純物の二重注入の使用は、単一の注入のみが
実施されていた装置に比べて、EAROMのチヤ
ンネルシールド能力を増加させる。

この発明は、スプリツトゲート形式の
EAROM装置に関して述べられてきた。フラツ
トゲートの装置においても使用され得る。フラツ
トゲート装置においては、スプリツトゲート領域
３２は存在しない。代わりに、メモリチヤンネル
領域が、垂直壁２９の間の全領域３０に延びる。

また、この発明はＮチヤンネルのEAROMに
関して述べられてきた。Ｐチヤンネルの装置で
は、同一の効果が達成されるはずならば、そのと
きにはV_Tを制御するための濃度の重要な不純物
濃度は、たとえばリンまたはヒ素のいずれかであ
るだろう。濃度のピークをシフトさせるために
は、たとえばホウ素が用いられるであろう。

【図面の簡単な説明】

第１図は、この発明による完全なスプリツトゲ
ートタイプのEAROMのセルの側面断面図であ
る。第２図は、二重注入によりもたらされた不純
物の表面濃度の効果を示すグラフである。第３Ａ
図ないし第３Ｆ図は、製造の様々な段階における
スプリツトゲート形式のEAROMを示す図であ
る。 図において、１０はEAROMスプリツトゲー
トメモリセル、１２はサブストレート、１４はエ
ピタキシヤル層、１６はアイソレーシヨン拡散
部、１９は酸化物層、２０はソース領域、２２は
ドレイン領域、２６はフイールド酸化物層、２９
は垂直障壁、３０はセルのメモリゲート領域、３
２はスプリツトゲート領域、３４はトンネル領
域、３６はトンネルゲート層、４０は窒化物層、
４６は界面、５０，５２は電極、５４はゲート電
極、６０は界面を示す。

Claims (1)

1. 【特許請求の範囲】 １ 第１の導電形式の材料からなるサブストレー
   トと、 前記サブストレート内の第２の導電形式からな
   るソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域の間に形成
   されるメモリゲート領域とを備え、前記ソース領
   域およびドレイン領域は、前記メモリゲート領域
   内の前記サブストレート上の絶縁材料の２個の相
   互に重なつた層を含んでおり、電荷が前記２層の
   界面で蓄積されることができ、電極が前記ソー
   ス、ドレインおよび前記ゲート領域の絶縁材料の
   上部層に接続されており、 前記メモリゲート領域内の前記サブストレート
   は、前記サブストレートよりも高い導電率をもつ
   た前記第１の導電形式の第１の領域を形成する第
   １の導電形式の第１の不純物材料と、前記第１の
   領域の上に前記サブストレートの前記表面に隣接
   して配置された前記第１の導電形式の第２の領域
   を形成する前記第１の導電形式とは反対の第２の
   導電形式の第２の不純物材料とを前記サブストレ
   ートの内部に有しており、前記第２の領域は、前
   記サブストレートの前記メモリゲート領域の中に
   おいて不純物の面濃度の分布を比較的浅く形成す
   るように、前記第１の領域よりも低い導電率を有
   する、電気的に書換え可能なリードオンリメモリ
   装置。 ２ 前記２個の重なつた層は、前記サブストレー
   ト上の二酸化シリコンからなる層と、二酸化シリ
   コンからなる前記層の上部のシリコン窒化物から
   なる層とを備える、特許請求の範囲第１項記載の
   装置。 ３ 前記第１の不純物材料は、書込状態に装置を
   置くための所望のしきい値電圧を得るために、前
   記メモリゲート領域内でサブストレートにドープ
   する、特許請求の範囲第１項記載の装置。 ４ 前記第１の不純物の導電形式は、ソース領域
   およびドレイン領域の導電形式と逆である、特許
   請求の範囲第３項記載の装置。 ５ 前記第２の不純物の導電形式は、ソース領域
   およびドレイン領域の導電形式と同一である、特
   許請求の範囲第４項記載の装置。 ６ 前記サブストレートはＰ型導電形式の材料か
   らなり、前記ソースおよびドレインはＮ型導電材
   料からなる、特許請求の範囲第１項記載の装置。 ７ 前記メモリゲート領域のサブストレート内の
   前記第１の不純物材料は、Ｐ型材料であり、前記
   第２の不純物材料は、Ｎ型からなる、特許請求の
   範囲第６項記載の装置。 ８ 前記メモリゲート領域のサブストレートは、
   前記第１の不純物材料としてのホウ素でドープさ
   れる、特許請求の範囲第７項記載の装置。 ９ 前記第２の不純物材料は、リンおよびヒ素か
   らなるグループから選択される、特許請求の範囲
   第８項記載の装置。 １０ ホウ素は、所望の書込状態のしきい値電圧
   を得るために、イオン注入によりメモリゲートの
   下にサブストレート内で注入される、特許請求の
   範囲第７項記載の装置。 １１ ホウ素は、エネルギ30ないし40KeVで、
   約５×10¹²cm^-3から約17×10¹²cmまでの範囲で、
   イオン注入によりサブストレート内に注入され
   る、特許請求の範囲第１０項記載の装置。 １２ 前記メモリゲート領域のサブストレート内
   では、第２の不純物材料は、リンであり、エネル
   ギが70ないし80KeVで、約１×10¹²ないし約２×
   10¹²cm^-3の範囲で、イオン注入により注入され
   る、特許請求の範囲第１０項記載の装置。 １３ 第１の導電形式の材料からなるサブストレ
   ートを準備するステツプと、 前記サブストレート内に第２の導電形式のソー
   ス領域およびドレイン領域を形成するステツプ
   と、 前記サブストレート上で絶縁材料からなる２個
   の重なつた層の前記ソースおよびドレインの間に
   メモリゲート領域を形成して電荷が前記２個の層
   の界面において蓄積されることができるように
   し、前記ソース、ドレインおよび前記ゲート領域
   の絶縁材料からなる上部層に電極を接続するステ
   ツプと、 前記メモリゲート領域内の前記サブストレート
   へ前記第１の導電形式の第１の不純物材料を与え
   て前記サブストレートよりも高い導電率を持つた
   第１の導電形式の第１の領域を形成し、前記第１
   の領域の上の前記サブストレートの表面に隣接し
   た領域に前記第１の導電形式とは反対の第２の導
   電形式の第２の不純物材料を与えて前記第１の導
   電形式の第２の領域を形成し、前記第２の領域の
   導電率を前記第１の領域の導電率よりも低くする
   ことによつて、前記サブストレートの前記メモリ
   ゲート領域の中において不純物の面濃度の分布を
   形成させるステツプとを備える、電気的に書換え
   可能なリードオンリメモリの製造方法。