JPH0682841B2 - 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 - Google Patents

単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法

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JPH0682841B2 JP20551085A JP20551085A JPH0682841B2 JP H0682841 B2 JPH0682841 B2 JP H0682841B2 JP 20551085 A JP20551085 A JP 20551085A JP 20551085 A JP20551085 A JP 20551085A JP H0682841 B2 JPH0682841 B2 JP H0682841B2
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Description

【発明の詳細な説明】 本発明は電気的にプログラム化し得る、かつ消去しうる
装置およびその製造方法に関する。この電気的にプログ
ラム化しうる記憶装置は通常、電気的消去式読取り専用
メモリ（Electrically Erasable Programmable Read On
ly Memory,EEPROM）と呼ばれる型式のものとしうる。さ
らに特定すると、本発明は高密度記憶装置への使用に適
した単一トランジスタEEPROMセルの構造及びその製法に
関する。
EEPROM装置及びその製造法は当該技術分野で公知であ
る。一般にEPROM又はEEPROMは浮動ゲート（floating ga
te）及び制御ゲート（control gate）と呼ばれる電気接
続子により特徴づけられ、これらゲートは共に多結晶シ
リコンを適当なドープ材料でドープ入れして多結晶を導
電化させることにより作成される。代表的なドープ材料
はリンである。
浮動ゲートは、絶縁材であるゲート酸化層により基板か
ら離隔される。この基板領域はチャンネルを確定する対
称なソース領域とドレーン領域を含む。
浮動ゲート及び制御ゲートは絶縁材料、例えば代表的な
二酸化シリコン（SiO2）の層により離隔されている。EP
ROM又はEEPROM装置が作動する原理は、電子又は電荷が
容量的に「浮動ゲート」中に蓄えられることにある。従
つて浮動ゲートと制御ゲートとの間の誘電体層が重要で
ある。
先行技術（例えば米国特許第4,203,158号及びW.S.ジヨ
ンソン他著「ISCCCダイジエスト・オブ・テクニカルペ
ーパー」152ないし153ページ（1980年２月号）を参照）
では、浮動ゲートは低圧化学的蒸着チヤンバ内でSiH4を
反応させて形成され、次に別のドーピング工程にてPOCl
3をドープ入れされる。
二酸化シリコン層が次にシリコン多結晶層上に析出さ
れ、もしくは熱的に成長される。この二酸化シリコン層
は代表的な場合約750Åである。一般に、良好な多結晶
間特性（interpoly quality）及び破壊容量（breakdown
capability）を達成するには高い酸化温度（1050℃以
上）及び多量のリンドーピングが必要とされる。しかし
ながら多量にドープ入れされた多結晶シリコンの高温に
おける酸化はいくつかの欠点、たとえば（１）ウエーハ
上への自動ドーピング（autodoping）を起こさせる、多
結晶酸化の際の脱気（outgassing）（２）浮動ゲートか
らトンネル酸化物へのリン拡散が酸化により強調される
結果、リンがこの酸化物中にトラツピングセンタを形成
すること、を伴う。この電子トラツピングは104サイク
ルにてしきい値ウインドーEEPROMセルを崩壊させる。
（R.B.アルカス他著「ジヤーナル・オブ・エレクトロケ
ミカル・ソサイエテイー」誌1282ページ、1982年６月
号、K.サラスワツト他著「コンピユータ・エイデイツド
・デザイン・オブ・インデグレーテツドサーキツト・フ
アブリケーシヨンプロセス・フオーVLSIデバイス」244
なし290ページ、1981年７月刊参照）したがつて現在の
装置はプログラム操作及び消去操作に低い反復性を示す
のである。
最後に、ドープ入れされた多結晶シリコンの第二層がSi
O2の絶縁層の頂部に形成される。
二酸化シリコンの絶縁層は750Å程度なので、代表的な
書込み又は消去電圧すなわち浮動ゲートは電荷を荷電し
又は放電させるに必要な電圧は高かつた。即ち20Vを超
えていた。さらにこのことがゲート酸化物の厚さ、接合
部の深さ、ダイ寸法に収縮限界（shrinkage limits）を
与えていた。窒化シリコン（Si3N4）もまた、浮動ゲー
トと制御ゲート接続子との間の二重誘電体（熱的酸化物
とその上に窒化シリコンを載せたもの）である絶縁材と
して使用されて来た。窒化シリコンは二酸化シリコンよ
り高密度である結果、浮動ゲートと制御ゲートとの間に
より高い容量性結合を与える。浮動ゲートと制御ゲート
間の代表的二重誘電体は500Å酸化物と400Å窒化物で構
成される。しかし、絶縁層として窒化シリコンを使用し
た場合でも書込み及び消去電圧は依然比較的高く、18V
を超える。在来のEEPROM装置に対する高い消去及びプロ
グラム電圧が関心の的である。このような高電圧の必要
性が、装置作動時における別の高電圧源を必要とするに
至り、あるいは必要なプログラム及び消去レベルまで供
給電圧を昇圧するための特別な電圧増倍回路を装置内に
設けることが必要となつた。
別の欠点は、現在のEEPROM構造はメモリーアレー内で使
用される場合は個々の記憶セルを相互に分離するための
別の制御回路を必要とすることである。このことは装置
の幾何学的形状を増大させる。たとえば各EEPROMセルに
対する制御トランジスタの必要条件が指定されたとする
と、在来のEEPROMセルに必要な等価空間は165平方ミク
ロンである。
在来EEPROM装置に関するこれらの問題及び他の問題は、
本発明によつて克服される。本発明の電気的に消去可能
なプログラム式記憶装置は、ソースとドレーンを有する
単結晶半導体材料の本体と、本体上に配置された絶縁材
の第一層と、絶縁材第一層上に配置された浮動ゲート
と、浮動ゲート上に配置された絶縁材第二層と、絶縁材
第二層上のゲートとを含み、このソースはリン等の第一
の材料の深い領域と、ヒ素の第二の材料とリンとの浅い
領域とから形成され、このドレーンはこの第二材料の浅
い領域で形成され、さらにリンのみの深い領域部の一部
分が絶縁材第一層の下方に延び、かつこの第一材料は、
接合部のゲートとの重なり合いを最適化すべく選択され
る結果、浮動ゲートとソースとの間の容量結合を制御で
きる。
本発明の別の局面では、絶縁材の第一層は第二層に対し
てもつと薄く、第一層の絶縁材は実質上トラツプに関与
しない。
本発明の別の局面によれば絶縁材の第二層は高い誘電率
を有するように選択される。の条件は酸素組成の高い五
酸化タンタルと熱酸化物のサンドイツチにより充足する
ことができる。
上記構造をもつたEEPROMセルはあたかもそれがEPROMで
あるごとくにプログラムし得、かつEEPROMと同様に消去
可能である。この装置をプログラム化するためには、こ
の装置のドレーン及びゲートがソース電位（ポテンシヤ
ル）より上の予定ポテンシヤルに昇圧される。セルを放
電、すなわち消去するためには、ドレーンが浮動され、
ソースがゲートポテンシヤルより高いポテンシヤルに上
昇される。
本発明のこの装置の上記プログラム特性及び消去特性の
ため、このような装置一つでメモリーセルが形成でき、
選択トランジスタ（select transistor）を必要としな
い。さらに第一及び第二層の絶縁材を選択すること、及
びソースもしくはドレーン領域を対称形状とすることに
より、プログラム電圧が低くてよいことに加えて著しく
セル寸法が小さくて済む。
さらに反応性スパツタリングを行ない、かつスパツタリ
ングガスとしてアルゴンと酸素を使用することにより熱
酸化層の上に五酸化タンタルの層を成長させることが絶
縁材第二層としての高品質五酸化タンタルを与える、と
いうことが見出されている。
さらに乾燥した酸素中で850℃にて第一層の絶縁材とし
て窒化酸化物を成長させ、次にその絶縁材をアンモニア
もしくはアルゴン雰囲気中で1050℃にて焼鈍することに
より、実質上トラツプのない層が与えられることが判明
している。
さらに、浮動ゲートを正しい位置にドープ入れすること
により、絶縁材第二層が上載せ成長される著しく滑らか
な表面を得ることができる。
それ故、本発明の目的は、それ自体が完全なメモリーセ
ルとして使用しうるEEPROMトランジスタを与えることで
ある。
本発明の別の目的はEPROM装置におけると同様にプログ
ラムでき、かつEEPROM装置のように消去できる、メモリ
装置を与えることである。
本発明のさらに別の目的は小さな表面積を有するEEPROM
トランジスタを与えることである。
本発明のさらに別の目的は先行技術に比して実質的に低
亭いプログラム電圧及び消去電圧で済むEEPROMセルを与
えることである。
本発明に関するこれらの目的及び他の目的、特徴、利点
は本発明の好ましい実施例に関する下記の詳細な説明と
添付の図面から了解されよう。
ここで第１図を参照すると、代表的なEPROMトランジス
タ装置の断面が示されている。ソース（10）とドレーン
（12）は基板（14）上に形成されている。ソース（10）
とドレーン（12）は基板（14）中にチャンネル（16）を
確定する。チャンネル（16）上方にはゲート誘電体層
（18）を形成する絶縁材の層がある。半導体材料の浮動
ゲート（フローティングゲート）（20）はゲート誘電体
層（18）の上方に形成される。最後に、絶縁材（22）の
第二層の上方に、半導体材料の層が形成されて制御ゲー
ト（24）を成す。フイールド酸化物（26）はトランジス
タ構造を周囲装置から隔離させる。
ドレーン（12）、ゲート（24）、及びソース（10）それ
ぞれに電圧を印加するため、電気接続子（27,28,30）が
与えられる。
代表的なEPROMセルのプログラミングはドレーン（12）
のポテンシヤルを８ないし122ボルトに上げ、ソース（1
0）を接地ポテンシヤルに保ち、約13ないし21ボルトの
振幅で約１ないし10ミリ秒の周期のパルスを制御ゲート
（24）に印加することにより達成される。
これらの条件の結果、チャンネル（16）内に伝導領域が
設定され、ここを電子（32）が加速されて行く。この伝
導領域は第１図の破線（34）により示される。ドレーン
（12）、ソース（10）、及びゲート（24）に印加される
電圧の大きさ及び極性は、この伝導領域（34）がドレー
ン（12）の隣接領域内で「ピンチオフ」となるようにす
る。このことにより電子（32）がポテンシヤル的に十分
に高くされ、その結果「熱く」なり、これらのホットエ
レクトロン（熱い電子）は衝突電離化によつてさらに電
子正孔対を創成する。この条件では、これら電子はゲー
ト誘電体（18）の絶縁性を克服しうるエネルギーレベル
まで上昇される。これらの熱い電子はしたがつて、ゲー
ト誘電体（18）のポテンシヤル障壁を「飛び越える」こ
とができる。その後、制御ゲート（24）により発生され
る電場のため、これら電子は浮動ゲート（20）に吸引さ
れて、そこで蓄積される。
EPROM構造の顕著な欠点はEPROMが紫外光の照射によつて
消去されなければならないことである。EPROMセルがア
レー中にあるときは、これらセルは実質的にすべて一緒
に消去される。したがつて、アレー中に記憶されたプロ
グラムを変更しようとするとき、その変更が小さなもの
であつても、アレー全体が消去されなければならず、プ
ログラム全体を再びアレーに入れなければならない。
第２図を参照すると、EEPROM構造が示されている。この
構造はEPROMと比較するとプログラミング及び消去に異
つた機構を利用する。EPROMと同様、EEPROM構造はドレ
ーン（36）、ソース（38）、ゲート酸化物層（43）によ
り基板から離隔された浮動ゲート（42）、別の酸化物層
（45）により浮動ゲート（42）から離隔されたゲート
（40）を有する。これらはすべて析出され又は熱的に成
長される。しかしEEPROM構造はこれがドレーン（36）と
浮動ゲート（42）の間の薄いトンネル誘電体（46）を与
える点でEPROM構造と異なる。第２図から判るように、
トンネル誘電体（46）上方に配置された浮動ゲート（4
2）部分はドレーン（36）上に配置される。さらにトン
ネル誘電体（46）と整合される、ゲート部分（40）もま
たドレーン（36）上に配置される。この構造体のプログ
ラミング及び消去はゲート線（48）とドレーン線（50）
の間に電位差を誘起させることにより達成される。その
電位差は20ボルトの程度である。この薄い誘電体領域は
ゲートとドレーン間の高電圧に結合されると「フアウラ
ー・ノルドハイムトンネル効果」と呼ばれる現象を可能
にする。プログラムを入れるためには、すなわち浮動ゲ
ートに電子を配するためには、ドレーンは接地ポテンシ
ヤルに維持されるが、ゲートは約20Vポテンシヤルで約1
0ミリ秒間、パルスを加えられる。消去すなわち浮動ゲ
ート（42）から電子を除去するためには、ゲートは接地
ポテンシヤルに保持される一方、ドレーン（36）は約20
Vのポテンシヤルで約10ミリ秒間、パルスを加えられ
る。これら消去及びプログラムの過程中、ソース（38）
は浮動することが許される。これらの条件のもとで電子
は浮動ゲート（42）へ、又は浮動ゲート（42）から、ト
ンネル効果を起こす。
上記のEEPROM構造を以つてすればEEPROMセルは個別にプ
ログラムし、又は消去することができる。代表的な場
合、アレー中のすべてのセルが同一の論理値にプログラ
ムされ、その後、各個セルがアレー中に最終論理値を配
すべく選択的に消去される。しかし前述したように、こ
の典型的EEPROMの欠点のうちには、（１）セルのプログ
ラム又は消去に高い電圧が必要なこと、（２）EEPROMセ
ルがアレー中で使用されるときは各セルを孤立させるた
めに各EEPROMセル毎に選択トランジスタが必要なこと、
がある。
ここで第3a図、第3b図、及び第3c図を参照して本発明の
構造を説明する。本発明の構造は非対称のドレーン又は
ソース接合、均一な薄いゲート誘電体、及び制御ゲート
と浮動ゲートとの間の高誘電率誘電体を有することを特
徴とする。これらの特徴の結果、本発明に係る装置はEP
ROMと類似の方法でプログラム可能であり、かつEEPROM
と同様な方法で消去可能であり、しかもこれらを低電圧
で行うことができ、EPROMと同じ物理的大きさであり、
アレー中で使用するときも選択トランジスタが不要であ
る、EEPROM装置が得られる。
第3b図は本発明の好ましい実施例の断面図を示す。基板
（52）はその中に形成された比較的浅いドレーン領域
（54）と、深いソース領域（56）を有する。ソース（5
6）とドレーン（54）の間にチヤンネル（58）が確定さ
れる。絶縁材第一層であるゲート誘電体（60）はチヤン
ネル（58）上方に形成されて、ドレーン（54）まで延
び、ソース（56）の部分（62）重畳する。この層は全断
面にわたり比較的に均一の厚さを有することに注目され
たい。
半導体材料の第一層である浮動ゲート（64）はゲート誘
電体の上方に形成される。絶縁材第二層である誘電体の
第二層（66）が浮動ゲート（64）上方に形成される。最
後に半導体材料の第二層である制御ゲート（68）が絶縁
材第二層（66）の上方に形成される。
第3a図は本発明のいろいろな構成要素の物理的配置の上
面図を示す。この図からわかるように、制御ゲート（6
8）及び浮動ゲート（64）は相互に上下関係に、かつチ
ャンネル（58）の上方に配置される。ソース拡散部（so
urce diffusion）（56）は浮動ゲート（64）の下に延び
る。
第3c図は第3a図の線3c−3cに沿つてとつた本発明の断面
図である。第3b図及び第3c図からわかるように、本発明
の構造は典型的なEEPROMよりも顕著に対称的であるが、
典型的なEPROM構造よりも非対称的である。さらに特定
すると、本発明の装置はゲート誘電体、浮動ゲート、ゲ
ート間誘電体、及び在来のEEPROMのトンネル用誘電体に
関連した制御ゲートに著しいくぼみ（dip）がない。さ
らに本発明の非対称的ソース又はドレーン形状は在来の
EPROMの対称的なソース又はドレーン接合部と顕著に異
なる。
作動上、本発明のEEPROMセルのプログラミングはドレー
ン（54）及び制御ゲート（68）をソース（56）のポテン
シヤルより高い既定のポテンシヤルに昇在することによ
り達成される。本発明の好ましい実施例ではドレーン
（54）は４ないし6Vの間に昇圧されるが、ゲートは約0.
5ないし５ミリ秒の間、約10ないし12Vの振幅にてパルス
をかけられる。これらの条件のもとで、「熱い」電子が
発生され、ゲート誘電体（60）を通して加速され、浮動
ゲート（64）に至る。本発明の好ましい実施例では、こ
のことにより浮動ゲートのしきい値が約3.5ないし5.5V
増大する。したがつて本発明におけるプログラミングは
典型的EPROMの場合と同様である。
他方、本発明のEPROMセルの消去はドレーン（54）を浮
動させ、制御ゲート（68）を接地ポテンシヤルに保持
し、ソースに高電圧パルスを印加することにより達成さ
れる。本発明の好ましい実施例では、このパルスは10な
いし13Vの振幅と0.5ないし５ミリ秒の持続性を有する。
これらの条件のもとで、フアウラー・ノルドハイムトン
ネル効果が浮動ゲート（64）と、浮動ゲート（64）下方
に延びるソース拡散部（56）の部分（62）との間で発生
する。この消去操作はセルのしきい値電圧を1V程度まで
低減させる。
上記のプログラミング及び消去機構の混成により、部分
的に、本発明のメモリーセルのアレー（配列）中の各メ
モリーセルに対して選択トランジスタが別個に必要では
なくなつた。
このセルの論理状態はEPROMセルに関連しているものと
同様に決定される。ソース（56）は接地ポテンシヤルに
保持され、ゲートは３ないし5Vのポテンシヤルに保持さ
れ、ドレーンは１ないし2Vに保持される。これらの条件
の下で、消去済みのセルは25ないし50マイクロアンペア
の電流レベルにて伝導する。他方、プログラム済みセル
は伝導しない。
上記のことから、本発明による改良された性能がEPROM
プログラミング機構及びEEPROM消去機構を採用すること
のみならず、非対称的なソース又はドレーン接続子、ト
ラップの影響に対して卓越した特性を有する薄いゲート
誘電体（60）、及び浮動ゲート（64）と制御ゲート（6
8）との間の高い誘電率の誘電体層を具備することによ
つても達成されるのであることを了解されたい。また、
これらの特徴がある一方で、これらの各特徴自体により
またはその結果として、本発明の性能が高められ、これ
ら特徴が結合して在来のEEPROM構造よりはるかに優れた
改良がなされることに注目されたい。
第４図を参照すると、制御ゲート、浮動ゲート、ソース
チヤンネル及びドレーン間の容量結合を示す等価回路が
図示されている。この容量結合はプログラム演算もしく
は消去演算の期間中、浮動ゲート（64）に記憶され、又
はゲート（64）から抽出されることとなる電子の量を決
定する重要な役割を果す。制御ゲート（68）と浮動ゲー
ト（64）との間の容量結合が容量（70）により表示され
ている。浮動ゲート（64）とドレーン（54）との間の容
量結合は、容量（72）により表わされている。浮動ゲー
ト（64）とチヤンネル（58）との間の容量結合は容量
（74）により表わされている。最後に浮動ゲート（64）
とソース（56）との間の容量結合は容量（76）により表
わされる。
基板（52）に対して浮動ゲート（64）にかかる電圧ＶFG
は次式 ＶFG＝ＶＧ（C70/（C70＋C72＋C74＋C76） により確定されることを示すことができる。ここでＶＧ
は制御ゲートに印加される電圧である。
浮動ゲート（64）にかる電圧が高い程、浮動ゲートに蓄
えられる電子の量は大きい。そして、浮動ゲートに蓄え
られる電子が多い程、本装置のしきい値が高くなる。
本発明の構造は数通りの方法で浮動ゲートにかかる電圧
を最大にする。誘電体（66）に関して言えば、高い誘電
率、即ち５以上、を有する材料を選択することにより、
浮動ゲートに結合される電圧を増大できる。本発明の好
ましい実施例では五酸化タンタルを使用できる。五酸化
タンタルは約21なる誘電率を有する。誘電率７の窒化シ
リコンも使用することができる。このことにより小さな
物理的大きさのもので高い容量を得ることができる。容
量（70）の値が大きい程、浮動ゲート（64）にかかる電
圧に対する容量（72）（74）（76）の負担が小さくな
る。本発明における代表的なセル寸法は５ミクロン四方
であり、リソグラフイ技術の改良によつては更に小さく
できる。
五酸化タンタルの保育特性（retention characteristi
c）は誘電体層（66）が五酸化タンタルと熱酸化物との
サンドイツチで形成されると増大することができる。好
ましくは五酸化タンタル層は約500Åの厚さであり、熱
酸化物層は約150Åの厚さである。さらに少々酸化物を
増加させた五酸化タンタル材料はデータ保有性が良好に
なることが見出されている。熱酸化物層は、五酸化タン
タルが単独で使用される場合に通常許されるよりも高い
温度サイクルが製造工程で使用できることが見出されて
いる。さらに熱酸化物層は五酸化タンタルを通して流れ
る漏れ電流を低減する。
ゲート誘電体（60）の選択は本装置の性能を高める別の
手段である。第3b図からわかるように、浮動ゲート（6
4）とソース（56）との間の第４図容量（76）はゲート
誘電体（60）とソース（56）との間の重畳部面積（6
2）、ゲート誘電率、及びゲート誘電体の厚さの関数で
ある。本発明の好ましい実施例では、ゲート誘電体（6
0）は100ないし200Åの範囲の厚さを有する。好ましく
はこのゲート誘電体は窒化酸化物で形成され、重畳領域
（62）は小さく、好ましくは0.3ないし0.4マイクロメー
タ、にされる。
これらのパラメータの選択に影響する因子は多数存在す
る。その一つはプログラム済み状態と消去済み状態間の
セル反復可能性である。この反復可能性は一部的にはゲ
ート誘電体（60）のトラツピング特性と、ゲート誘電体
（60）を通る電流密度とにより決定される。電流密度が
高い程、反復可能性は小さくなる。本発明の方法によれ
ば、ゲート誘電体層（60）がトラツピング効果を比較的
受けないようにできるようにするには窒化酸化物が層
（60）に対する好ましい材料である。又、窒化酸化物が
リンの移動に対する良好な障壁であり、したがつて浮動
ゲート（64）の一体性を保存することが見出されてい
る。
ゲート誘電体層（60）内の電流密度は層（60）の面積及
び厚さの関数である。浮動ゲート（64）とソース（56）
との間の容量はゲート誘電体層（60）の厚さに比例し、
ゲート誘電体層（60）を通る電流密度はこの厚さに逆比
例する。容量（76）の値はソース（56）の重畳部分（6
2）に比例する。
ゲート誘電体層（60）の厚さと重畳部分（62）の大きさ
は、したがつて層（60）を通る電流密度を最適化し、か
つソース（56）と浮動ゲート（64）間の容量結合を最適
化すべく選択される。ゲート誘電体層の厚さに対する別
の制御はフアウラー・ノルドハイムトンネル効果が薄い
誘電体層を要求することである。したがつて本発明の好
ましい実施例ではゲート誘電体は好ましくは窒化酸化物
で形成され、100ないし200Åの厚さを有している。さら
に、ソース（56）の重畳領域（62）は約0.3ないし0.4ミ
クロンである。上記の構造を持たせると106程度の反復
可能性が得られる。
上に概略したように、本発明はまた非対称のソース又は
ドレーン接合部を有する。本発明の好ましい実施例では
ソース（56）は浅い拡散領域（78）及び深い拡散領域
（80）で形成される。深い拡散領域（80）は浮動ゲート
の下に約0.2ミクロンで延び、浅い拡散領域（78）は浮
動ゲートの下に約0.1ミクロンで延び、0.3ないし0.4ミ
クロンの重畳領域（62）を形成する。本発明の好ましい
実施例では、ドレーン拡散領域（54）は第二材料として
のヒ素で形成され、浮動ゲートの下に約0.1ミクロンで
延び、浅いソース拡散領域（78）はヒ素と第一材料とし
てのリンで形成され、深い拡散領域（80）はリンで形成
される。
リンを用いた深い拡散領域が本発明の好ましい実施例で
使用される理由は、その速い拡散性能が、必要な重畳部
分（62）を形成できる一方で滑らかな曲率の深い拡散部
分（80）を与えることができるからである。この滑らか
な曲率はソース接合の破壊電圧を大いに増大させる。こ
のことはソース（56）で特に重要である。その理由は、
ゲート誘電体（60）の厚さが小さく、ソースが本発明に
よる消去演算期間中に出会う電圧が高いからである。
本発明の方法によれば、本発明のセルの好ましい実施例
はCMOS処理に適合できる。初め材料は〔100〕方向と36
ないし63オームcmの抵抗率を有するＰ型材料である。こ
れは第3b図におけるＰ基板（52）となる。密度4.0×10
12/cm2の90KevのP31が打込まれてＮ型ウエルが形成され
る。この打込み（implantation）は950℃で45分間、湿
式酸化（wet oxidation）によりウエル中で行なわれ、
それに続けて1150℃で窒素N2が押込まれる（ドライブさ
れる）。
その後、厚さ500Åのパツド酸化物（pad oxide）がO2雰
囲気中で1000℃にて形成される。その後、シリコン窒化
物が堆積（デポ）される。次に能動領域（active regio
n）が確定されて厚さ150Åのスクリーン酸化が行なわれ
る。このフイールド領域が確定され、このフイールド領
域に50Kevにて４×1013/cm2の照射率でBF3が打込まれ
る。
次にO2雰囲気内で40分間、1000℃でフイールド酸化物が
形成された後、920℃にて85分間、N2雰囲気内に置かれ
る。次にH2とO2内で920℃に６時間置かれる6500Åの厚
さにされる。次にセル領域が確定され、その後40Kev、
照射率５×1012/cm2でB11が打込まれる。上記の製造工
程は在来のものである。
この段階ではドレーン及びソース領域がまだ形成されて
いないがすでに確定されており、チヤンネル部分も確定
されており、従つてセルの能動領域が確定できる。次の
段階では厚さが100Åないし200Åのセル酸化物層が850
℃にて成長される。このセル酸化物層はゲート誘電体
（60）を表わす。トラツピング効果を比較的に受けない
層を与えるために、酸化層は乾燥した酸素雰囲気中で成
長される。その後、アンモニア（NH3）及びアルゴン（A
r）の雰囲気中で1050℃にて10分間、酸化物層上に熱窒
素化が行なわれる。この高温すなわち1050℃が層から水
H2Oを除去する一方、アンモニア又はアルゴン雰囲気が
材料からすべてのOHラジカル基を除去する。結果として
比較的トラツプのない窒化酸化物層が得られる。
次の段階で、浮動ゲート（64）がゲート誘電体（60）の
上に析出される。このことは多結晶シリコンが浮動ゲー
トとして析出されるときに多結晶シリコンの正しい位置
におけるドーピングを必要とする。これを果すため、Si
H4及びPH3が化学的蒸着により結合されてSi（リンのド
ープされたもの）が形成される。多結晶に正しい位置の
ドーピングを行うことによつて、高温の製造段を付加す
ることが避けられる。このことは多結晶シリコンの粒度
（grain size）を最小化する上に重要である。多結晶の
粒度が小さい程、滑らかな多結晶表面が得られ、その結
果、信頼性の高い薄層の酸化物が多結晶表面上に成長で
きることが見出されている。
次の段階は制御ゲート（68）と浮動ゲート（64）の間に
誘電体層（66）を形成することである。本発明の好まし
い実施例では、この誘電体層は薄い熱酸化物層と比較的
厚い五酸化タンタル層を含む。この熱酸化物層は初め10
40℃で成長する。その次にアルゴンと酸素のスパツタリ
ング気体を用いて超純粋なタンタルをスパツタリングに
かける。本発明の好ましい実施例ではアルゴン対酸素の
比は約4:1である。好ましくはスパツタリング気体の酸
素組成は少くとも25％である。また、その結果得られる
五酸化タンタル析出物Ta2O5は、その組成が約Ta2O5.25
ないしTa2O5.5となるように、やや酸素組成が多いこと
が好ましい。この五酸化タンタルとシリコン酸化物のサ
ンドイツチの結果、制御ゲート（68）と浮動ゲート（6
4）の間の漏れ電流が低減され、結果比が高められる。
浮動ゲート及び基板間の消去又はプログラム演算時の電
圧は、したがつて増大される。
その後、五酸化タンタル、熱酸化物、及び多結晶層（2
0）は第3c図に示す方向に浮動ゲート（64）を確定すべ
くエツチングに付される。
本発明のセルの代表的製造工程では、周辺の回路例えば
感知トランジスタ、アドレス復号回路等、もまた同一チ
ツプ上に与えられる。したがつてそのような他の周辺装
置が存在する場合は、これら装置を形成するめの次の段
階がある。しかし、周辺装置が存在しないときは、製造
工程における次の段階は制御ゲート層の析出となろう。
前者の状況の場合、即ち周辺装置が同一チツプ上に形成
される場合、これら周辺装置用のゲート誘電体は約300
Åの厚さに、かつ温度約1000℃にて、形成される。その
後、二段階のホウ素打込みが酸化物層上に行なわれる。
このことによりやや深いホウ素密度領域が発生してソー
スとドレーンのパンチスルー現象（punch−through pro
blems）の発生が低減する。最初のホウ素打込みは50Kev
で行なわれ、第二の打込みは100Kevで行なわれ、「二
山」形の打込みプロフイルを形成する。
その後、制御ゲート層（68）が好ましくは多結晶シリコ
ンで形成される。この層は周辺装置に対する在来の制御
ゲートとなる。この層は次に在来の方法でドープ入れさ
れる。
上記諸段に続いて制御ゲート領域の確定とエツチングが
行なわれる。
その後、ソースとドレーンの領域がマスクをかけられて
約0.2ないし0.3マイクロメータの深さまでヒ素を打込ま
れる。次にドレーン領域がマスクをはずされ、EEPROMセ
ルのソース領域中にリンの高電圧打込みが行なわれる。
速いリンの拡散特性が、浮動ゲート（64）とソース（5
6）の間の重畳部分（62）が得られると共にソース接続
子における高破壊電圧に必要な滑らかな曲率が得られる
ための機構を与える、ということが見出されている。
上の段階に続けてＰ−チヤンネル周辺装置用のソース及
びドレーン領域の打込みが行なわれる。その後、390℃
にて厚さ１ミクロンのBPSG析出がなされ、次に水蒸気酸
化雰囲気中で20分間、900℃にて、このガラスの緻密化
（densification）を行なう。最後に50Kevにて照射率３
×1015/cm2のリンでN+プラグ打込み（N+plug implantat
ion）が行なわれ、接触領域におけるスパイクを低減さ
せる。
上記段階に続いて、在来の損傷除去、金属化、及びパシ
ベーシヨン（passivation）が行なわれる。
上記の装置構造及び製造法によつて高密度例えば１メガ
ビツトの密度、のEEPROMメモリーの製造が可能となる。
第5b図を参照すると、そのような密度を与え得るアレー
が例示されている。このメモリーセルアレーは破線（8
2）で囲まれたもので、他方メモリーアレーの一つのセ
ルは破線（84）で囲まれている。本装置上の周辺回路は
在来の行アドレス復号回路（86）、列アドレス復号回路
（88）、感知増幅回路（90）、出力バツフア回路（92）
及び入力バツフア回路（94）を含む。これら在来の回路
は製造段を述べた前記の文節で述べた周辺装置に対応す
る。
第5a図は代表的な先行技術のEEPROMメモリーセルで、破
線（96）で囲まれた部分がそれである。先行技術のEEPR
OM装置にはプログラミング及び消去用の電圧条件がある
ため、選択トランジスタ（98）がEEPROMトランジスタ
（100）に関連して必要である。この選択トランジスタ
は特定のメモリーセルが作動中であるときに他のメモリ
ーセルからEEPROMセルを孤立させる役割を果す。それ
故、先行技術のEEPROMメモリーセルは二つのトランジス
タと約165平方ミクロンの表面積を必要とする。
これは対照的に、本発明のEEPROMセルではそのプログラ
ミング及び消去の必要条件の特徴のため、本発明による
メモリーセルは25平方ミクロンのみの面積が必要で、し
かも選択トランジスタは全く不要である。したがつて第
5b図に示すアレー構造体が使用できる。
ここで隣接のトランジスタは方向が逆転していることが
了解できよう。したがつてアレーの左上隅ではセル（8
4）はそのソースが次の列のトランジスタ（102）のソー
スに接続されている。トランジスタ（84）のドレーンは
同一列のトランジスタ（104）のドレーンに接続されて
いる。トランジスタ（104）及びトランジスタ（84）に
対するドレーンは列アドレス復号回路（88）からの線
（106）に接続される。線（106）はトランジスタ（84）
（104）により共用される列のトランジスタの他のすべ
てのドレーン接合部に接続される。トランジスタ（84）
のゲートは行アドレス復号回路（86）から来る線（10
8）に接続される。線（108）はトランジスタ（84）（10
2）と同一の行内のすべてのトランジスタのゲートに接
続される。
メモリーセルの各々に対するこれらソース線の共通接続
が図示されている。アレー（82）の相互接続形状のた
め、共通ソース接続を使用しながらも、個別的なセルプ
ログラミングをし、かつセルすべての消去を行なうこと
ができる。たとえば、セル（84）をプログラムしたいと
き、列アドレス復号回路（88）からの線（106）に、行
アドレス復号回路（86）からの線（108）と共に、高電
圧をかける。同時に共通ソース線（110）が接地ポテン
シヤルに維持される。他の列の他のセルにおけるドレー
ン線は接地されているので、かつセル（84）と同じ行の
他のすべてのセルに対するゲート線が接地されているの
で、他のメモリーセルの内容に影響はない。
同様にして消去モードが所望される場合は、共通線（11
0）が高ポテンシヤルレベルに上昇されると共に対応の
ゲート線（108）が接地ポテンシヤルに保持される。第5
b図からわかるように、各行のメモリーセルのソース端
子が共通接続されているため、これらの行すべての全セ
ルが消去される。もつと少数の行部分が任意時に選択的
に消去しうるようにしたいときは、列間に選択的間隔に
て孤立化トランジスタを付加すればよい。
アレー内のバイト消去はセルのバイト毎に余分の選択ト
ランジスタを付加することにより達成される。これは第
5d図に図示されている。
バイト（１）を消去するには線（WL2）を高ポテンシヤ
ルとし、の対応のバイトに対するソース線たとえば線
（126）を高ポテンシヤルにする。他のワード線はすべ
て低ポテンシヤルに保持される。すべてのビツト線
（列）、（例えば128）、は浮動したままに保たれる。
これらの条件のもとで、バイト（１）のセルはソース側
に高ポテンシヤルを、ゲート側に低ポテンシヤルを見
る。このことによつてセルは消去され、低いＶＴ状態と
なる。バイト（２）はそのゲートもソースも共に高ポテ
ンシヤルにあり、かつドレーンが浮動しているので、乱
されない。
本発明の好ましい実施例では、選択されなかつたWL2線
のバイト内データが乱されないで残ることを確実ならし
めるため、未選択のソース線すべてが中間レベル例えば
５ボルトに保持される。ソース又はドレーンの接合部自
体の非対称構造及び本発明のプログラミング形状は、未
選択ソース線の中間レベルまで上昇しない場合でも、線
（WL2）が関与する未選択バイトに起こる不慮の変更に
対して保護を与える。
上記のことは次の理由により真であると信ぜられる。線
（WL2）にながれたバイトの場合について言えるよう
に、ゲートが高ソースがもつと低いポテンシヤルにある
とき、チヤンネル（58）は伝導状態である。したがつて
浮動ゲートから見た容量はチヤンネル全体にまたがる容
量例えば第４図の容量（72）（74）（76）に等価であ
る。これは大容量成分であり、したがつて非常に低い容
量結合比、例えば0.1ないし0.2を与える。このような事
情なので、フアウラー・ノルドハイムトンネル効果は発
生せず、浮動ゲート上の電荷には何の変化も生じない。
それとは対照的に、バイト（１）の装置に起こるよう
に、ソースが高ポテンシヤルでゲートが接地されている
と、チヤンネル（58）は非伝導状態である。重畳領域
（62）のみが伝導状態である。したがつて浮動ゲート
は、はるかに小さな容量例えば第４図の唯一の容量（7
6）、を見ることとなり、したがつて容量結合比は、は
るかに高い値、例えば0.8ないし0.9となる。高い結合比
のもとではフアウラー・ノルドハイムトンネル効果が発
生する。
バイトの列を消去する為の容量は第5b図の構造を設計変
更して得られる。そのためには、バイトの各列毎に別の
ソース線を設ければよい。したがつて第5b図ではこのこ
とは、行アドレス線すなわちワード線を点（130）にて
開放し、かつ別のソース線（破線132）を付加すること
により与えられることが図示されている。この形状では
これらバイト列全体を消去の対象に選択できる。
第5c図を参照すると第5b図のアレー構造（82）の物理的
配置が部分的に示されている。破線（112）及び（114）
はそれぞれ単一のメモリーセルを示す。平行線で示した
領域（116）は金属化層を表わすが、これは図では鉛直
方向に延び、セルのドレーン接合部を相互接続すべく各
セルを横断する。一点破線で確定される領域（118）は
フイールド孤立化酸化物と能動もしくは拡散領域との間
の境界を確定する。直線及び周期的に変化する線で確定
される領域（120）は共通の行のメモリーセルにまたが
つて延びる制御ゲート層を確定する。特定のメモリーセ
ル、例えば（112）、内の斜線領域（122）は制御ゲート
層、誘電体材料（66）の第二層、浮動ゲート（64）、及
びゲート誘電体（60）を表わす。最後に、各メモリセル
に対するドレーン接続子が長方形（124）により表わさ
れているのが見られる。領域（124）は各列の隣接メモ
リーセルのドレーンを接続することに注目されたい。上
記方法で、小型で高密度のEEPROMメモリーアレーが得ら
れる。
最後に第6a図及び第6b図を参照すると、本発明の実施例
セルのプログラミング及び消去に対する実験的結果が示
されている。第6a図は本発明の消去特性を示す。この図
から判るように、鉛直軸線はセルのしきい値電圧を表わ
し、水平軸線はセルのソース端子に印加されたパルスの
大きさを示す。このように約12Vの振幅のパルスの場
合、０ないし1Vの程度のしきい値電圧が得られることが
了解される。
第6b図を参照すると、セルのプログラミング特性が示さ
れている。鉛直軸線はセルのしきい値電圧を示し、水平
軸線はドレーン電圧を示す。密に並んだ点々は12Vのゲ
ート印加パルス振幅を示す。粗に並んだ点々は11Vのゲ
ートパルス振幅を示す。最後に、実線は10Vのゲートパ
ルス振幅を示す。図から、10ないし12Vのゲートパルス
を使用するとき５ないし7V程度のドレーン電圧が3Vを超
えるしきい値電圧レベルを生ずることがわかる。
明らかに、これらの図に示されるプログラミング特性及
び消去特性は現在入手可能なEEPROMメモリーセルの特性
よりはるかに優れている。
ここに使用した用語及び表現は説明のために使用したの
であつて、限定のためではない。またそれらの用語や表
現の使用により、例示し又は説明した特徴等の等価のも
のを排除する意図はなく、特許請求の範囲内で種々の設
計変更が可能であることを了解されたい。
【図面の簡単な説明】
第１図は在来のEPROM装置の断面図、 第２図は在来のEEPROM装置の断面図、 第3a図は本発明の上面図、 第3b図は第3a図の3b−3b線に沿つてとつた本発明の断面
図、 第3c図は第3a図の3c−3c線に沿つてとつた本発明の断面
図、 第４図は本発明の装置の等価容量回路を示す図、 第5a図はメモリーアレー内に接続された在来のEEPROMセ
ルの簡単な略線図、 第5b図は、ブロツク消去方式の特徴をもつた、メモリー
アレー内に接続された本発明のEEPROMトランジスタの簡
単な略線図、 第5c図は本発明に基づいて構成されたメモリーセルのア
レーの形状の上面図、 第5d図はバイト消去方式の特徴をもつたメモリーアレー
中に接続されている本発明のEEPROMトランジスタの簡単
な略線図、 第6a図は本発明の装置の消去状態及びその特性を示す
図、 第6b図は本発明に基づいて構成された装置の代表的プロ
グラミング特性及びその状態を示す図、である。 52……基板 54……ドレーン領域 56……ソース 58……チヤンネル 60……ゲート誘電体 64……浮動ゲート 66……絶縁材第二層 68……制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０７ Ａ (56)参考文献 特開 昭57−114282（ＪＰ，Ａ) 特開 昭55−105374（ＪＰ，Ａ) 特開 昭53−108247（ＪＰ，Ａ) 特開 昭56−69866（ＪＰ，Ａ)

Claims (36)

    【特許請求の範囲】
  1. 【請求項１】電気的に消去及び書き込み可能なプログラ
    ム式メモリー装置であって、 ソースとドレーンとを有する単結晶半導体材料の本体
    と、 該本体上の絶縁材の一層と、 該絶縁材第一層上のフローティングゲートと、 該フローティングゲート上の絶縁材第二層と、 該絶縁材第二層上の制御ゲートと、 前記制御ゲートに所定電圧を印加するとき前記ソースと
    前記ドレーンとの間の前記本体に形成されるチャンネル
    とを含んでおり、 前記ソースが第一材料の深い領域と該第一材料及び第二
    材料の浅い領域と有し、前記フローティングゲートが該
    ソースの一部と重畳し、また、前記ドレーンが前記第二
    材料の浅い領域からなり、 前記フローティングゲートと前記ソースとの間において
    前記フローティングゲートから前記ソースに電子が移動
    するファウラー・ノルドハイムトンネル効果が生ずるよ
    うに、前記フローティングゲートと前記制御ゲートとの
    間の容量との関連において前記フローティングゲートと
    前記ソースとの間の容量を定めるべく、前記第一材料
    と、前記フローティングゲートと前記ソースとの間隔の
    重畳部分の量と、前記絶縁材第一層の厚さとが選択され
    ており、前記ソースを前記制御ゲートより高い所定電圧
    に上昇すると、前記フローティングゲートと前記ソース
    との間に前記ファウラー・ノルドハイムトンネル効果が
    生じ、 前記制御ゲート及びドレーンを前記ソースより高い所定
    の電位に上昇すると前記チャンネル介してホットエレク
    トロンが前記フローティングゲートに注入されるメモリ
    ー装置。
  2. 【請求項２】特許請求の範囲第（１）項に記載の装置に
    おいて、前記絶縁材第二層が前記絶縁材第一層以上の誘
    電率を有する装置。
  3. 【請求項３】特許請求の範囲第（１）項に記載の装置に
    おいて、前記絶縁材第一層が窒化酸化物を含む装置。
  4. 【請求項４】特許請求の範囲第（１）項に記載の装置に
    おいて、前記第二材料がヒ素であり、かつ前記第一材料
    がリンである装置。
  5. 【請求項５】特許請求の範囲第（１）項に記載の装置に
    おいて、前記絶縁材第二層が前記制御ゲートと前記フロ
    ーティングゲートとの間に高い容量を与えるべく所定の
    膜厚と高い誘電率とを有する装置。
  6. 【請求項６】特許請求の範囲第（５）項に記載の装置に
    おいて、前記絶縁材第二層の誘電率が５より大である装
    置。
  7. 【請求項７】特許請求の範囲第（１）項に記載の装置に
    おいて、前記フローティングゲートが前記本体に垂直な
    面に関して対称な断面を有すると共に、該本体から均一
    に離隔されている装置。
  8. 【請求項８】特許請求の範囲第（７）記に記載の装置に
    おいて、前記制御ゲートが前記垂直な面に関して対称な
    断面を有する装置。
  9. 【請求項９】特許請求の範囲第（１）記に記載の装置に
    おいて、前記絶縁材第二層が熱酸化物層と五酸化タンタ
    ル層とを含む装置。
  10. 【請求項１０】特許請求の範囲第（９）項に記載の装置
    において、前記第一層の厚さが100乃至200Åである装
    置。
  11. 【請求項１１】特許請求の範囲第（９）項に記載の装置
    において、前記フローティングゲートが小さな粒度の材
    料を含む装置。
  12. 【請求項１２】特許請求の範囲第（９）項に記載の装置
    において、前記熱酸化物層が約150Åの厚さを有する装
    置。
  13. 【請求項１３】特許請求の範囲第（９）項に記載の装置
    において、前記五酸化タンタル層が約500Åの厚さを有
    する装置。
  14. 【請求項１４】特許請求の範囲第（９）項に記載の装置
    において、前記五酸化タンタル層の酸素組成量が高くさ
    れた装置。
  15. 【請求項１５】ソース、ドレーン及び電荷を蓄積するフ
    ローティングゲートを有する型式の電気的に消去及び書
    き込み可能なプログラム式メモリー装置を製造する方法
    であって、 単結晶半導体材料の本体を製造する段階と、 該半導体材料上に絶縁材の第一層を熱成長させる段階
    と、 該絶縁材の第一層上に前記フローティングゲートになる
    半導体材料の第一層を堆積させる段階と、 該半導体材料の第一層上に絶縁材第二層を熱成長させる
    段階と、 該絶縁材第二層上に半導体材料第二層を堆積させる段階
    と、 前記本体に第二の選択された材料の打込みを行って前記
    ソース及びドレーンになる領域に浅い接合部を形成する
    段階と、 前記ソースになる領域において、第一の選択された材料
    を打込むことによって前記半導体材料の第一層の一部の
    下方に該第一の選択された材料を延在させて深い接合部
    を形成する段階とを含み、 前記半導体材料第一層と前記ソースになる領域との間に
    おいて前記半導体材料第一層から前記ソースになる領域
    に電子が移動するファウラー・ノルドハイムトンネル効
    果が生ずるように、前記半導体材料第一層と前記半導体
    材料第二層との間の容量との関連において前記半導体材
    料第一層と前記ソースになる領域との間の容量を定める
    べく、前記第一の選択された材料と、前記半導体材料第
    一層と前記ソースになる領域との間の重畳部分の量と、
    前記絶縁材第一層の厚さとが選択されていることを特徴
    とする、 前記ソースになる領域を前記半導体材料第二層より高い
    所定電圧に上昇すると、前記半導体材料第一層と前記ソ
    ースになる領域との間に前記ファウラー・ノルドハイム
    トンネル効果が生じ、前記半導体材料第二層に所定電圧
    を印加すると前記ソースになる領域と前記ドレーンにな
    る領域との間の前記本体にチャンネルが形成され、ま
    た、前記半導体材料第二層及び前記ドレーンになる領域
    を前記ソースになる領域より高い所定の電位に上昇する
    と前記チャンネルを介してホットエレクトロンが前記半
    導体材料第一層に注入されるプログラム式メモリー装置
    を製造する方法。
  16. 【請求項１６】特許請求の範囲第（15）項に記載の方法
    において、前記絶縁材第二層が前記絶縁材第一層以上の
    誘電率を有する方法。
  17. 【請求項１７】特許請求の範囲第（15）項に記載の方法
    において、前記第一選択材料打込み段階が高電圧のリン
    打込みの段階を含み、かつ前記第二選択材料打込み段階
    がヒ素打込み段階を含む方法。
  18. 【請求項１８】特許請求の範囲第（15）項に記載の方法
    において、前記絶縁材第二層が前記制御ゲートと前記フ
    ローティングゲートとの間に高い容量を与えるべく所定
    の膜厚と高い誘電率とを有する方法。
  19. 【請求項１９】特許請求の範囲第（18）項に記載の方法
    において、前記絶縁材第二層の誘電率が５より大である
    方法。
  20. 【請求項２０】特許請求の範囲第（15）項に記載の方法
    において、前記絶縁材の第一層の熱成長段階が前記本体
    上に窒化酸化物層を成長させる段階を含む方法。
  21. 【請求項２１】特許請求の範囲第（20）項に記載の方法
    において、前記窒化酸化物成長段階が、 既定の厚さに酸化物層を成長させる段階と、 該酸化物層を熱的に窒化する段階と、 を含む方法。
  22. 【請求項２２】特許請求の範囲第（21）項に記載の方法
    において、前記酸化物層成長段階が、該酸化物層が100
    〜200Åまでの厚さに達したときに該成長段階を終了す
    る段階を含む方法。
  23. 【請求項２３】特許請求の範囲第（21）項に記載の方法
    において、前記窒化段階が、 アンモニアとアルゴンの雰囲気内に装置を配置する段階
    と、 周囲温度を約150℃に上昇させる段階と、 該温度を約10分間維持する段階と、 を含む方法。
  24. 【請求項２４】特許請求の範囲第（15）項に記載の方法
    において、前記フローティングゲートがドープ済み多結
    晶シリコンで製造されており、前記半導体材料第一層堆
    積段階が、 前記第一絶縁層上にシリコンを堆積させる段階と、 該シリコンが堆積される際に多結晶シリコンの正しい位
    置にドープ入れされた層が形成されるように該シリコン
    をドープ入れする段階と、 を含む方法。
  25. 【請求項２５】特許請求の範囲第（24）項に記載の方法
    において、前記シリコン堆積段階及びシリコンドープ入
    れ段階において、酸素中で約850℃にてSiH4とPH3とを結
    合させて多結晶シリコンのドープ入れされた層を形成す
    る方法。
  26. 【請求項２６】特許請求の範囲第（25）項に記載の方法
    において、前記絶縁材第二層成長段階が、 半導体材料の前記第一層上に薄い酸化物層を成長させる
    段階と、 アルゴン及び酸素をスパッタリングガスとして用いて前
    記薄い酸化物層上にタンタル層の反応性スパッタリング
    を行う段階とを含む方法。
  27. 【請求項２７】特許請求の範囲第（26）項に記載の方法
    において、前記スパッタリングにおけるアルゴン対酸素
    の比が約4:1である方法。
  28. 【請求項２８】特許請求の範囲第（27）項に記載の方法
    において、前記反応スパッタリング段階がやや酸化物の
    多い五酸化タンタルの堆積を与えるようにされた方法。
  29. 【請求項２９】特許請求の範囲第（28）項に記載の方法
    において、前記五酸化タンタル層の前記酸素組成物がTa
    2に対しＯ5.25乃至０5.5の範囲にある方法。
  30. 【請求項３０】特許請求の範囲第（26）項に記載の方法
    において、前記薄い酸化物層成長段階が、その薄い酸化
    物層が厚さ約150Åに達したときに終了する方法。
  31. 【請求項３１】特許請求の範囲第（26）項に記載の方法
    において、前記反応性スパッタリング段階が、該層の厚
    さ500Åに達したときに終了する方法。
  32. 【請求項３２】ソース及びドレーンを有する単結晶半導
    体材料の本体と、 該本体上の絶縁材の第一層と、 該絶縁材第一層上のフローティングゲートと、 該フローティングゲート上の絶縁材第二層と、 該絶縁材第二層上の制御ゲートと、 該制御ゲートに所定電圧を印加するとき前記ソースと前
    記ドレーンとの間の前記本体に形成されるチャンネルと
    を有する型式の電気的に消去及び書き込み可能なプログ
    ラム式メモリーであって、 前記ソースが第一材料の深い領域と該第一材料及び第二
    材料の浅い領域とを有し、前記フローティングゲートが
    該ソースの一部と重畳し、また、前記ドレーンが前記第
    二材料の浅い領域からなり、さらに、前記フローティン
    グゲートと前記ソースとの間において前記フローティン
    グゲートから前記ソースに電子が移動するファウラー・
    ノルドハイムトンネル効果が生ずるように、前記フロー
    ティングゲートと前記制御ゲートとの間の容量との関係
    において前記フローティングゲートと前記ソースとの間
    の容量を定めるべく、前記第一材料と、前記フローティ
    ングゲートと前記ソースとの間の重畳部分の量と、前記
    絶縁材第一層の厚さとが選択されており、前記ソースを
    前記制御ゲートより高い所定電圧に上昇すると、前記フ
    ローティングゲートと前記ソースとの間に前記ファウラ
    ー・ノルドハイムトンネル効果が生ずる、プログラム式
    メモリーを作動させる方法であって、 前記ソース電位よりも前記ドレーン及び前記制御ゲート
    の電位を高くして前記フローティングゲートに前記チャ
    ンネルを介してホットエレクトロンを注入するとにより
    前記メモリーをプログラミングする段階と、 前記制御ゲート電位よりも前記ソース電位を高くして前
    記フローティングゲートと前記ソースとの間にファウラ
    ー・ノルドハイムトンネル効果を生じさせることによ
    り、前記メモリーを消去する段階と、を含む方法。
  33. 【請求項３３】特許請求の範囲第（32）項に記載の方法
    において、前記プログラミング段階が、前記ソース電位
    より４乃至6Vの間のレベルだけ前記ドレーン電位を上昇
    させる段階と、前記ソース電位より10乃至12Vの間のレ
    ベルだけ前記制御ゲート電位を上昇させる段階とを含む
    方法。
  34. 【請求項３４】特許請求の範囲第（32）項に記載の方法
    において、前記絶縁材第二層の誘電率が５より大である
    方法。
  35. 【請求項３５】特許請求の範囲第（32）項に記載の方法
    において、前記絶縁材第一層の厚さが100乃至200Åであ
    る方法。
  36. 【請求項３６】特許請求の範囲第（32）項に記載の方法
    において、前記絶縁材第二層が前記絶縁材第一層以上の
    誘電率を有する方法。
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