JPS63237610A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS63237610A JPS63237610A JP62072006A JP7200687A JPS63237610A JP S63237610 A JPS63237610 A JP S63237610A JP 62072006 A JP62072006 A JP 62072006A JP 7200687 A JP7200687 A JP 7200687A JP S63237610 A JPS63237610 A JP S63237610A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- delay
- time
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000001934 delay Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に温度変化や素子の
値の変動に影響されることなく目的とする逓倍信号を発
生する逓倍回路に関する。
値の変動に影響されることなく目的とする逓倍信号を発
生する逓倍回路に関する。
従来、この種の半導体装置は、第７図に示す５］うに信
号入力端子１１より入力された入力信号と遅延回路１３
を通った入力信号とが、排他的論理和回路９に印加され
、その出力が逓倍出力端子１２から逓倍信号として出力
される。しかしこの方法では、遅延回路の遅延量がパル
ス幅となるので、入力信号の周期の１／４のときに正確
な逓倍信号が出力される。従って遅延回路の遅延量の変
動はパルス幅の変動となってあられれる。
号入力端子１１より入力された入力信号と遅延回路１３
を通った入力信号とが、排他的論理和回路９に印加され
、その出力が逓倍出力端子１２から逓倍信号として出力
される。しかしこの方法では、遅延回路の遅延量がパル
ス幅となるので、入力信号の周期の１／４のときに正確
な逓倍信号が出力される。従って遅延回路の遅延量の変
動はパルス幅の変動となってあられれる。
上述した従来の逓倍回路は、遅延回路の遅延量が逓倍信
号のパルス幅となっているので、遅延時間が温度変化や
遅延素子値の変動により目的の逓倍信号を安定に得るこ
とができなくなる欠点がある（特にデユーティが不安定
となる）。
号のパルス幅となっているので、遅延時間が温度変化や
遅延素子値の変動により目的の逓倍信号を安定に得るこ
とができなくなる欠点がある（特にデユーティが不安定
となる）。
従って従来の逓倍回路を形成する半導体集積回路に対し
、本発明は複数個の遅延回路を有し、それら各々の出力
をもとに逓倍信号を作るので、ある一つの遅延素子の遅
延時間が温度変化や素子値変動などであらかじめ定めら
れた値からずれたとしても、他の遅延段からの信号に切
り替え逓倍を行なうことにより、常に目標とする逓倍信
号を得る事が出来る。
、本発明は複数個の遅延回路を有し、それら各々の出力
をもとに逓倍信号を作るので、ある一つの遅延素子の遅
延時間が温度変化や素子値変動などであらかじめ定めら
れた値からずれたとしても、他の遅延段からの信号に切
り替え逓倍を行なうことにより、常に目標とする逓倍信
号を得る事が出来る。
さらに複数個の遅延回路の出力の切替が、逓倍した出力
の結果により集積回路内で自動的に行なうという独創的
内容を有する。
の結果により集積回路内で自動的に行なうという独創的
内容を有する。
本発明の半導体集積回路は、
入力信号と前記入力信号を遅延せしめた信号とを排他的
論理和回路に加えて逓倍信号を得る半導体集積回路にお
いて、 遅延量の相異なる複数個の遅延手段と、前記排他的論理
和回路の出力信号のデユーティを検出し前記デユーティ
をあらかじめ定められたデユーティとする時の前記遅延
手段の遅延量の変化方向を示す判定信号を出力するデユ
ーティ判定手段と、 前記判定信号を入力しその指定する遅延量の変化方向に
従って前記遅延手段の遅延量を切替える切替手段とを備
えて構成される。
論理和回路に加えて逓倍信号を得る半導体集積回路にお
いて、 遅延量の相異なる複数個の遅延手段と、前記排他的論理
和回路の出力信号のデユーティを検出し前記デユーティ
をあらかじめ定められたデユーティとする時の前記遅延
手段の遅延量の変化方向を示す判定信号を出力するデユ
ーティ判定手段と、 前記判定信号を入力しその指定する遅延量の変化方向に
従って前記遅延手段の遅延量を切替える切替手段とを備
えて構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の概要を示すブロック図、第２図は本発
明に使用するデユーティ判定回路の一実施例を示すブロ
ック図、第３図は本発明に使用するコンパレータの特性
の一例を示す図表、第４図は本発明に使用するデユーテ
ィ判定回路の波形を示す図表、第５〜第６図は本発明の
第一〜第二の実施例の構成を示すブロック図である。
明に使用するデユーティ判定回路の一実施例を示すブロ
ック図、第３図は本発明に使用するコンパレータの特性
の一例を示す図表、第４図は本発明に使用するデユーテ
ィ判定回路の波形を示す図表、第５〜第６図は本発明の
第一〜第二の実施例の構成を示すブロック図である。
まず本発明の詳細な説明する。
信号入力端子】より入力した入力信号は、遅延回路４−
１〜４−Ｎを通りそれぞれの接続部から互いに異なる遅
延を受けて、選択器３に入力される。選択器３ではデユ
ーティ判定回路５の出力に従って、いずれか一つの遅延
された入力信号が選択されて、先に述べた入力信号と共
に排他的論理和回路８に入力され、逓倍された出力信号
が逓倍出力端子２から出力される。
１〜４−Ｎを通りそれぞれの接続部から互いに異なる遅
延を受けて、選択器３に入力される。選択器３ではデユ
ーティ判定回路５の出力に従って、いずれか一つの遅延
された入力信号が選択されて、先に述べた入力信号と共
に排他的論理和回路８に入力され、逓倍された出力信号
が逓倍出力端子２から出力される。
一方、デユーティ判定回路５では、排他的論理和回路８
の出力信号のデユーティを検出する。そして、パルスの
レベルがハイ（Ｈと称す）のときの時間が、パルスのレ
ベルがロウ（Ｌと称す）のときの時間よりも短かければ
、選択器３ではより遅延量の大きな入力信号が排他的論
理和回路８へ入力される。またパルスのレベルがＨのと
きの時間がＬのときの時間よりも長ければ、選択器３で
はより遅延量の小さな入力信号が排他的論理和回路８へ
入力される。
の出力信号のデユーティを検出する。そして、パルスの
レベルがハイ（Ｈと称す）のときの時間が、パルスのレ
ベルがロウ（Ｌと称す）のときの時間よりも短かければ
、選択器３ではより遅延量の大きな入力信号が排他的論
理和回路８へ入力される。またパルスのレベルがＨのと
きの時間がＬのときの時間よりも長ければ、選択器３で
はより遅延量の小さな入力信号が排他的論理和回路８へ
入力される。
以上のようにしてデユーティ判定回路５の作動により、
排他的論理和回路８の出力信号は、パルスのレベルがＨ
のときの時間とパルスのレベルがＬのときの時間とがほ
ぼ同一の値に落ち付くようになる。
排他的論理和回路８の出力信号は、パルスのレベルがＨ
のときの時間とパルスのレベルがＬのときの時間とがほ
ぼ同一の値に落ち付くようになる。
次に、本発明に使用するデユーティ判定回路５の一実施
例について説明する。
例について説明する。
第２図を見るに、デユーティ判定回路５の一実施例は、
積分回路３３と、第一のコンパレータ３４と、第二のコ
ンパレータ３５と、デコーダ３６とで構成される。積分
回路３３の時定数Ｃ−Ｒはその出力が平滑されるように
、入力されるパルスの周期より相当大きな値とする。ま
た第一および第二のコンパレータ３４・３５の入出力特
性は、それぞれ第３図（ａ）および（ｂ）のように、パ
ルスのレベルＶＤＤ（■ＤＤはパルスのレベルＨと同一
のものである）の１／２を中心にして＋へＶ・−△■の
入力レベル値より上位のレベルで、出力がそれぞれＥ４
およびＥ、へ現われるようになっている。゛ 従ってデユーティ判定回路の各部の電位（入力端子３１
の電位Ｅ２・積分回路３３の出力電位Ｅ、・第一および
第二のコンパレータの出力電位Ｅ４・Ｅ５）は第４図（
ａ）〜（ｃ）に示すようになる。まず第４図（ａ）は入
力端子のパルスのＨレベルの時間がＬレベルの時間に比
べて短かいときで、積分回路の出力はＯ■の近くなり、
第一および第二のコンパレータの出力はいずれもＬレベ
ルである。このとき出力端子３２からの出力により、選
択器３がより長い遅延時間の入力信号を選択する。第４
図（ｂ）は入力信号のパルスのＨレベルの時間がＬレベ
ルの時間に比べて長いときで、積分回路の出力はＶＤＤ
に近くなり、第一および第二のコンパレータの出力はい
ずれもＨレベルである。このとき出力端子３２がらの出
力により、選択器３がより短い遅延時間の入力信号をｊ
云択する。
積分回路３３と、第一のコンパレータ３４と、第二のコ
ンパレータ３５と、デコーダ３６とで構成される。積分
回路３３の時定数Ｃ−Ｒはその出力が平滑されるように
、入力されるパルスの周期より相当大きな値とする。ま
た第一および第二のコンパレータ３４・３５の入出力特
性は、それぞれ第３図（ａ）および（ｂ）のように、パ
ルスのレベルＶＤＤ（■ＤＤはパルスのレベルＨと同一
のものである）の１／２を中心にして＋へＶ・−△■の
入力レベル値より上位のレベルで、出力がそれぞれＥ４
およびＥ、へ現われるようになっている。゛ 従ってデユーティ判定回路の各部の電位（入力端子３１
の電位Ｅ２・積分回路３３の出力電位Ｅ、・第一および
第二のコンパレータの出力電位Ｅ４・Ｅ５）は第４図（
ａ）〜（ｃ）に示すようになる。まず第４図（ａ）は入
力端子のパルスのＨレベルの時間がＬレベルの時間に比
べて短かいときで、積分回路の出力はＯ■の近くなり、
第一および第二のコンパレータの出力はいずれもＬレベ
ルである。このとき出力端子３２からの出力により、選
択器３がより長い遅延時間の入力信号を選択する。第４
図（ｂ）は入力信号のパルスのＨレベルの時間がＬレベ
ルの時間に比べて長いときで、積分回路の出力はＶＤＤ
に近くなり、第一および第二のコンパレータの出力はい
ずれもＨレベルである。このとき出力端子３２がらの出
力により、選択器３がより短い遅延時間の入力信号をｊ
云択する。
第４図（Ｃ）は入力信号のパルスのＨレベルの時間とＬ
レベルの時間とが同一のときで、積分回路の出力は（１
，／２）Ｖｏｏとなり、第一のコンパレータの出力はＬ
レベル第二のコンパレータの出力はＨレベルとなる。こ
のとき出力端子３２からの出力による選択器３の選択の
変更は、行なわれない。従って第３図（ａ ＞−（ｂ
）に示すように、積分回路の出力が（１／２）ＶＤＤ±
△Ｖの間にあるように保たれる。よって△Ｖを小さくす
る程、逓倍の精度は上昇する。
レベルの時間とが同一のときで、積分回路の出力は（１
，／２）Ｖｏｏとなり、第一のコンパレータの出力はＬ
レベル第二のコンパレータの出力はＨレベルとなる。こ
のとき出力端子３２からの出力による選択器３の選択の
変更は、行なわれない。従って第３図（ａ ＞−（ｂ
）に示すように、積分回路の出力が（１／２）ＶＤＤ±
△Ｖの間にあるように保たれる。よって△Ｖを小さくす
る程、逓倍の精度は上昇する。
次に、本発明の第一および第二の実施例について説明す
る。
る。
まず、第５図は本発明の第一の実施例を示すものであっ
て、第１図と比べた相異点は遅延回路としてインバータ
１４Ａ〜１４． Ｆを使用したことにあり、短い同一の
遅延時間を持つ素子を直列に複数段置くことで実現でき
、インバータを特定の遅延時間に設計することなく利用
できる利点がある、。
て、第１図と比べた相異点は遅延回路としてインバータ
１４Ａ〜１４． Ｆを使用したことにあり、短い同一の
遅延時間を持つ素子を直列に複数段置くことで実現でき
、インバータを特定の遅延時間に設計することなく利用
できる利点がある、。
また、第６図は本発明の第二の実施例を示すものであっ
て、第１図と比べた相異点は遅延回路としてインバータ
２４Ａ〜２４Ｆを使用したことにあり、トランジスタの
サイズなどで遅延時間を変化せしめたものを幾つか作り
、２開直列にして遅延時間の異なる組合せにそれぞれ別
の遅延時間を与えるようにしたもので、バラツキの多い
素子を使用するときに利用できる利点がある。
て、第１図と比べた相異点は遅延回路としてインバータ
２４Ａ〜２４Ｆを使用したことにあり、トランジスタの
サイズなどで遅延時間を変化せしめたものを幾つか作り
、２開直列にして遅延時間の異なる組合せにそれぞれ別
の遅延時間を与えるようにしたもので、バラツキの多い
素子を使用するときに利用できる利点がある。
以上説明したように本発明は、複数の遅延回路を有し、
これらの遅延信号を用いて作られる逓イβ信号のデユー
ティを判定し、理想とするデユーティに近づくよう遅延
量を制御して逓倍信号を得る事により、温度変化や半導
体の製造、Ｅのバラツキに影響されずに安定な逓倍信号
を得る事が出来るという効果がある。
これらの遅延信号を用いて作られる逓イβ信号のデユー
ティを判定し、理想とするデユーティに近づくよう遅延
量を制御して逓倍信号を得る事により、温度変化や半導
体の製造、Ｅのバラツキに影響されずに安定な逓倍信号
を得る事が出来るという効果がある。
第１図は本発明の概要を示すブロック図、第２図は本発
明に使用するデユーティ判定回路の一実施例を示すブロ
ック図、第３図は本発明に使用する第一および第二のコ
ンパレータの特性の一例を明の第一〜第二の実施例の構
成を示すブロック図、第７図は従来の技術による構成の
一例を示すブロック図。 １・・・信号入力端子、２・・・逓倍出力端子、３・・
・選択器、４−１〜４−Ｎ・・・遅延回路、５・・・デ
ユーティ判定回路、８・・・排他的論理和回路。 代理人 弁理士 内 原 晋・ 憂 ｌ 叫 茅 ７ 肥 第 ２ 面 （α） （１−２ 第 ３ 回 第 ４ 図
明に使用するデユーティ判定回路の一実施例を示すブロ
ック図、第３図は本発明に使用する第一および第二のコ
ンパレータの特性の一例を明の第一〜第二の実施例の構
成を示すブロック図、第７図は従来の技術による構成の
一例を示すブロック図。 １・・・信号入力端子、２・・・逓倍出力端子、３・・
・選択器、４−１〜４−Ｎ・・・遅延回路、５・・・デ
ユーティ判定回路、８・・・排他的論理和回路。 代理人 弁理士 内 原 晋・ 憂 ｌ 叫 茅 ７ 肥 第 ２ 面 （α） （１−２ 第 ３ 回 第 ４ 図
Claims (1)
- 【特許請求の範囲】 入力信号と前記入力信号を遅延せしめた信号とを排他
的論理和回路に加えて逓倍信号を得る半導体集積回路に
おいて、 遅延量の相異なる複数個の遅延手段と、 前記排他的論理和回路の出力信号のデューティを検出し
前記デューティをあらかじめ定められたデューティとす
る時の前記遅延手段の遅延量の変化方向を示す判定信号
を出力するデューティ判定手段と、 前記判定信号を入力しその指定する遅延量の変化方向に
従って前記遅延手段の遅延量を切替える切替手段とを備
えてなることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072006A JPS63237610A (ja) | 1987-03-25 | 1987-03-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072006A JPS63237610A (ja) | 1987-03-25 | 1987-03-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237610A true JPS63237610A (ja) | 1988-10-04 |
Family
ID=13476897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072006A Pending JPS63237610A (ja) | 1987-03-25 | 1987-03-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237610A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04101457A (ja) * | 1990-08-21 | 1992-04-02 | Toshiba Corp | 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路 |
| JPH04105724U (ja) * | 1991-02-26 | 1992-09-11 | アイワ株式会社 | 方形波２逓倍回路 |
| US5994930A (en) * | 1996-12-23 | 1999-11-30 | Lg Semicon Co., Ltd. | Frequency multiplier for controlling pulse width within a prescribed range |
| US6157234A (en) * | 1998-01-17 | 2000-12-05 | Nec Corporation | Pulse signal output circuit |
| US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
| JP2007043622A (ja) * | 2005-08-05 | 2007-02-15 | Matsushita Electric Ind Co Ltd | クロック発生装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735415A (en) * | 1980-08-13 | 1982-02-26 | Hitachi Ltd | Double period pulse generating circuit |
| JPS6245202A (ja) * | 1985-08-22 | 1987-02-27 | Nec Corp | 周波数逓倍回路 |
-
1987
- 1987-03-25 JP JP62072006A patent/JPS63237610A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735415A (en) * | 1980-08-13 | 1982-02-26 | Hitachi Ltd | Double period pulse generating circuit |
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