JPH0219651B2 - - Google Patents
Info
- Publication number
- JPH0219651B2 JPH0219651B2 JP53104657A JP10465778A JPH0219651B2 JP H0219651 B2 JPH0219651 B2 JP H0219651B2 JP 53104657 A JP53104657 A JP 53104657A JP 10465778 A JP10465778 A JP 10465778A JP H0219651 B2 JPH0219651 B2 JP H0219651B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- potential
- level
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はTTL回路の出力でECL回路を駆動す
る際に用いるレベル変換回路に関する。
る際に用いるレベル変換回路に関する。
入力回路がTTL（Transistor Transistor
Logic）系で、これにより駆動される内部回路が
ECL（Emitter Coupled Logic）である様な回路
方式では、一般にTTLレベルが地気（接地）側
から決定されるのに対し、ECLレベルが正極側
から決定されているという理由等で、直接TTL
回路の出力でECL回路を駆動することが不適当
となり、両者の間にレベル変換回路を介在させて
いる。
Logic）系で、これにより駆動される内部回路が
ECL（Emitter Coupled Logic）である様な回路
方式では、一般にTTLレベルが地気（接地）側
から決定されるのに対し、ECLレベルが正極側
から決定されているという理由等で、直接TTL
回路の出力でECL回路を駆動することが不適当
となり、両者の間にレベル変換回路を介在させて
いる。
第１図はこの種のレベル変換回路の一例を示す
図で、１は入力回路（TTL回路）、２はレベル変
換回路、３は内部回路（ECL回路）である。入
力回路１はその出力段の一部を示すもので端子
VINにはTTLレベルの出力信号が供給され、これ
がレベル変換回路２の入力となる。R0は抵抗、
C0は外部回路の浮遊容量である。レベル変換回
路２は、電源Ｖc.c.と地気GNDとの間に抵抗R1と
ダイオードD2〜D5とを直列に接続し、且つECL
の入力点となる抵抗R1とダイオードD2の接続点
Ａと、端子VINとの間に、ダイオードD1を図示極
性で接続したもので、接続点Ａの電位で内部回路
３を駆動するものとなつている。内部回路３はエ
ミツタ結合された一対のトランジスタT1，T2を
要部とするもので、トランジスタT1，T2の各コ
レクタと電源Ｖc.c.との間には抵抗R2，R3が接続
され、且つ共通接続されたエミツタと地気との間
には抵抗R4が接続されている。
図で、１は入力回路（TTL回路）、２はレベル変
換回路、３は内部回路（ECL回路）である。入
力回路１はその出力段の一部を示すもので端子
VINにはTTLレベルの出力信号が供給され、これ
がレベル変換回路２の入力となる。R0は抵抗、
C0は外部回路の浮遊容量である。レベル変換回
路２は、電源Ｖc.c.と地気GNDとの間に抵抗R1と
ダイオードD2〜D5とを直列に接続し、且つECL
の入力点となる抵抗R1とダイオードD2の接続点
Ａと、端子VINとの間に、ダイオードD1を図示極
性で接続したもので、接続点Ａの電位で内部回路
３を駆動するものとなつている。内部回路３はエ
ミツタ結合された一対のトランジスタT1，T2を
要部とするもので、トランジスタT1，T2の各コ
レクタと電源Ｖc.c.との間には抵抗R2，R3が接続
され、且つ共通接続されたエミツタと地気との間
には抵抗R4が接続されている。
上記構成で端子VINがTTLレベルで“Ｈ”であ
ると、ダイオードD1がオフであるためＡ点の電
位はダイオードD2〜D5の順方向電圧であり、こ
の時トランジスタT2のベース電位（基準電位）
VRは前記順方向電圧より低く設定しておけば、
トランジスタT1がオンでトランジスタT2がオフ
となる。逆に、端子VINがTTLレベルで“Ｌ”で
あると、ダイオードD1がオンとなつてダイオー
ドD2〜D5がオフとなるため、Ａ点の電位は端子
VINの電位に規制されて低下し、トランジスタT1
がオフに、トランジスタT2がオンにそれぞれ反
転する。
ると、ダイオードD1がオフであるためＡ点の電
位はダイオードD2〜D5の順方向電圧であり、こ
の時トランジスタT2のベース電位（基準電位）
VRは前記順方向電圧より低く設定しておけば、
トランジスタT1がオンでトランジスタT2がオフ
となる。逆に、端子VINがTTLレベルで“Ｌ”で
あると、ダイオードD1がオンとなつてダイオー
ドD2〜D5がオフとなるため、Ａ点の電位は端子
VINの電位に規制されて低下し、トランジスタT1
がオフに、トランジスタT2がオンにそれぞれ反
転する。
このようなレベル変換回路で問題となること
は、端子VINのレベルが“Ｌ”から“Ｈ”に反転
する時の応答速度である。つまり、Ａ点の電位上
昇速度は、抵抗R1を通しての浮遊容量C1（或いは
オフに切替わる段階でのダイオードD1を通して
の外部浮遊容量C0）に対する充電時定数τ0により
規制される。従つて、抵抗R1を小さくすれば時
定数τ0を小さくできるが、この抵抗R1の抵抗値
は回路条件から次の式により決定される。
は、端子VINのレベルが“Ｌ”から“Ｈ”に反転
する時の応答速度である。つまり、Ａ点の電位上
昇速度は、抵抗R1を通しての浮遊容量C1（或いは
オフに切替わる段階でのダイオードD1を通して
の外部浮遊容量C0）に対する充電時定数τ0により
規制される。従つて、抵抗R1を小さくすれば時
定数τ0を小さくできるが、この抵抗R1の抵抗値
は回路条件から次の式により決定される。
R1＝Ｖc.c.−（VBE＋VIN）／IIL
この式で、Ｖc.c.は前述した電源電圧、VINは前
述した端子VINの電圧、VBEはダイオードD1の順
方向電圧、IILは端子VINが“Ｌ”レベルである時
に端子VINを通して流出する電流であるが、この
IILは駆動上の点から余り大きくはとれないため
に、抵抗R1の抵抗値を大きく（例えば10数〔Ｋ
Ω〕）設定せざるを得ない。
述した端子VINの電圧、VBEはダイオードD1の順
方向電圧、IILは端子VINが“Ｌ”レベルである時
に端子VINを通して流出する電流であるが、この
IILは駆動上の点から余り大きくはとれないため
に、抵抗R1の抵抗値を大きく（例えば10数〔Ｋ
Ω〕）設定せざるを得ない。
この結果、第１図に示した従来のレベル変換回
路では、特に入力VINが“Ｌ”から“Ｈ”に反転
した時の応答速度の高速化が図れないでいた。
路では、特に入力VINが“Ｌ”から“Ｈ”に反転
した時の応答速度の高速化が図れないでいた。
本発明は上記した点を改善するためになされた
もので、電流ILを増加させることなく抵抗R1を
小にして応答速度の高速化を図つたレベル変換回
路を提供することを目的としている。
もので、電流ILを増加させることなく抵抗R1を
小にして応答速度の高速化を図つたレベル変換回
路を提供することを目的としている。
以下、第２図に基いて本発明の一実施例を説明
する。尚、第２図中第１図と同一部分には同一符
号を付してある。この実施例のレベル変換回路
２′が第１図と異なる主な点は、電源Ｖc.c.と抵抗
R1との間にエミツタホロワのトランジスタT3の
コレクタ・エミツタパスを介在させ、且つこのト
ランジスタT3のベースをECL回路３内の入力電
位よりは高くかつそれと共に高、低レベル変化す
る点、この例ではECL回路３のトランジスタT2
のコレクタ出力点Ｂに接続した点である。
する。尚、第２図中第１図と同一部分には同一符
号を付してある。この実施例のレベル変換回路
２′が第１図と異なる主な点は、電源Ｖc.c.と抵抗
R1との間にエミツタホロワのトランジスタT3の
コレクタ・エミツタパスを介在させ、且つこのト
ランジスタT3のベースをECL回路３内の入力電
位よりは高くかつそれと共に高、低レベル変化す
る点、この例ではECL回路３のトランジスタT2
のコレクタ出力点Ｂに接続した点である。
上記のように構成されたレベル変換回路の動作
を説明する。まず、端子VINが“Ｈ”レベルであ
ると、ダイオードD1がオフでＡ点の電位がダイ
オードD2〜D5の順方向電圧で決定され、第１図
と同様にトランジスタT1がオンでトランジスタ
T2がオフの状態にある。この状態ではトランジ
スタT2のコレクタ（Ｂ点）の電位が高いので、
エミツタホロワのトランジスタT3のエミツタ
（Ｃ点）の電位も高い（Ｂ点電位VBにトランジス
タVBEを減じたもの）。これに対し端子VINが
“Ｌ”レベルであると、ダイオードD1がオンとな
つてダイオードD2〜D5がオフとなるため、Ａ点
の電位は端子VINの電位にダイオードD1の順方向
電圧VBEを加えたものに低下し、トランジスタT1
がオフでトランジスタT2がオンの状態にある。
この状態ではＢ点の電位が低いのでＣ点の電位も
低下している。具体的には低電位状態でのＢ点の
電位をVBL、このときのＣ点の電位をVCLとする
とVCL＝VBL−VBEである。従つて前式のＶc.c.の代
りにVCLを置いてみれば明らかなように同じIL
に対してR1は小でよい。
を説明する。まず、端子VINが“Ｈ”レベルであ
ると、ダイオードD1がオフでＡ点の電位がダイ
オードD2〜D5の順方向電圧で決定され、第１図
と同様にトランジスタT1がオンでトランジスタ
T2がオフの状態にある。この状態ではトランジ
スタT2のコレクタ（Ｂ点）の電位が高いので、
エミツタホロワのトランジスタT3のエミツタ
（Ｃ点）の電位も高い（Ｂ点電位VBにトランジス
タVBEを減じたもの）。これに対し端子VINが
“Ｌ”レベルであると、ダイオードD1がオンとな
つてダイオードD2〜D5がオフとなるため、Ａ点
の電位は端子VINの電位にダイオードD1の順方向
電圧VBEを加えたものに低下し、トランジスタT1
がオフでトランジスタT2がオンの状態にある。
この状態ではＢ点の電位が低いのでＣ点の電位も
低下している。具体的には低電位状態でのＢ点の
電位をVBL、このときのＣ点の電位をVCLとする
とVCL＝VBL−VBEである。従つて前式のＶc.c.の代
りにVCLを置いてみれば明らかなように同じIL
に対してR1は小でよい。
ここで、端子VINのレベルが“Ｌ”から“Ｈ”
に反転することを考えると、その初期状態では、
まず、TTL回路からVINに流入する電流によつて
浮遊容量C0が充電される。次に、ダイオードD1
がオフし点Ａの電位より端子VINの電位が高くな
ると、トランジスタT3と抵抗R1を通して電流が
供給され、浮遊容量C1の充電が始まる。従つて
点Ａの電位が立上り、かゝる間にトランジスタ
T1がオンし始めトランジスタT2がオフし始める
と、Ｂ点の電位が上昇する。この結果、点Ｂにベ
ースが接続されたエミツタホロワ・トランジスタ
T3によりC1に供給される電流が増し、点Ａの電
位が急激に上昇し、こうして“Ｌ”から“Ｈ”へ
のレベル変化に対する応答速度は、抵抗R1の抵
抗値を低下させて充電時定数τ0を小さくしたこと
と、トランジスタT3による帰還動作との相乗効
果で極めて高速化される。
に反転することを考えると、その初期状態では、
まず、TTL回路からVINに流入する電流によつて
浮遊容量C0が充電される。次に、ダイオードD1
がオフし点Ａの電位より端子VINの電位が高くな
ると、トランジスタT3と抵抗R1を通して電流が
供給され、浮遊容量C1の充電が始まる。従つて
点Ａの電位が立上り、かゝる間にトランジスタ
T1がオンし始めトランジスタT2がオフし始める
と、Ｂ点の電位が上昇する。この結果、点Ｂにベ
ースが接続されたエミツタホロワ・トランジスタ
T3によりC1に供給される電流が増し、点Ａの電
位が急激に上昇し、こうして“Ｌ”から“Ｈ”へ
のレベル変化に対する応答速度は、抵抗R1の抵
抗値を低下させて充電時定数τ0を小さくしたこと
と、トランジスタT3による帰還動作との相乗効
果で極めて高速化される。
尚、実施例ではダイオードD2〜D5で“Ｈ”レ
ベル時の定電圧源を構成しているが、これをツエ
ナーダイオード或いはトランジスタ回路等で実現
してもよい。また、エミツタホロワのトランジス
タT3のベース電位の制御信号は、ECL回路３の
トランジスタT1のコレクタ電位を反転する等し
たものでもよい。さらに、ECL回路３の構成も
実施例の基本構成に限定されるものでなく、適宜
の電流スイツチ回路としてよい。
ベル時の定電圧源を構成しているが、これをツエ
ナーダイオード或いはトランジスタ回路等で実現
してもよい。また、エミツタホロワのトランジス
タT3のベース電位の制御信号は、ECL回路３の
トランジスタT1のコレクタ電位を反転する等し
たものでもよい。さらに、ECL回路３の構成も
実施例の基本構成に限定されるものでなく、適宜
の電流スイツチ回路としてよい。
以上述べた本発明のレベル変換回路であれば、
入力TTLレベル“Ｌ”のときの抵抗R1の電源側
電位を電源電圧Ｖc.c.より低くしてあるので、抵抗
R1の抵抗値を減少させても端子VINから流出する
電流ILを増大させることがなく、また充電時定
数τ0 を小さくして入力レベルの“Ｌ”から“Ｈ”の変
化に高速度に対応して内部ECL回路を高速駆動
することができる。
入力TTLレベル“Ｌ”のときの抵抗R1の電源側
電位を電源電圧Ｖc.c.より低くしてあるので、抵抗
R1の抵抗値を減少させても端子VINから流出する
電流ILを増大させることがなく、また充電時定
数τ0 を小さくして入力レベルの“Ｌ”から“Ｈ”の変
化に高速度に対応して内部ECL回路を高速駆動
することができる。
第１図は従来のレベル変換回路の一例を示す回
路図、第２図は本発明の一実施例を示す回路図で
ある。 １……入力回路（TTL回路）、２′……レベル
変換回路、３……内部回路（ECL回路）、D1〜D5
……ダイオード、R1〜R4……抵抗、C0，C1……
浮遊容量、T1〜T3……トランジスタ、VR……基
準電圧。
路図、第２図は本発明の一実施例を示す回路図で
ある。 １……入力回路（TTL回路）、２′……レベル
変換回路、３……内部回路（ECL回路）、D1〜D5
……ダイオード、R1〜R4……抵抗、C0，C1……
浮遊容量、T1〜T3……トランジスタ、VR……基
準電圧。
Claims (1)
- １ TTL回路の出力レベルをECL回路の入力レ
ベルに合せるレベル変換回路において、電源と地
気との間に直列に接続されたエミツタホロワのト
ランジスタ、抵抗、および定電圧源と、ECL回
路の入力端に接続された前記抵抗と定電圧源との
接続点とTTL回路の出力端との間に接続された
ダイオードとを備え、該トランジスタのベース
は、ECL回路内の入力電位よりは高くかつ該電
位と共に高、低レベル変化する点へ接続したこと
を特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10465778A JPS5531345A (en) | 1978-08-28 | 1978-08-28 | Level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10465778A JPS5531345A (en) | 1978-08-28 | 1978-08-28 | Level conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5531345A JPS5531345A (en) | 1980-03-05 |
| JPH0219651B2 true JPH0219651B2 (ja) | 1990-05-02 |
Family
ID=14386526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10465778A Granted JPS5531345A (en) | 1978-08-28 | 1978-08-28 | Level conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5531345A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58115932A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | レベル変換回路 |
| JPS58177032A (ja) * | 1982-04-08 | 1983-10-17 | Fujitsu Ltd | レベル変換回路 |
| JPH0763139B2 (ja) * | 1985-10-31 | 1995-07-05 | 日本電気株式会社 | レベル変換回路 |
| JPS62230223A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 出力回路 |
| JP2506663B2 (ja) * | 1986-05-09 | 1996-06-12 | 三菱電機株式会社 | Ｄ−ａ変換器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49108952A (ja) * | 1973-02-16 | 1974-10-16 |
-
1978
- 1978-08-28 JP JP10465778A patent/JPS5531345A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5531345A (en) | 1980-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0154890B2 (ja) | ||
| JPH0219651B2 (ja) | ||
| US4376252A (en) | Bootstrapped driver circuit | |
| US4535258A (en) | Transistor-transistor logic circuit with improved switching times | |
| EP0076099B1 (en) | A ttl circuit | |
| US3934157A (en) | TTL circuit | |
| EP0432472A2 (en) | Signal output circuit having bipolar transistor in output stage and arranged in CMOS semiconductor integrated circuit | |
| JPH0622325B2 (ja) | レベル変換回路 | |
| JPH03227119A (ja) | Ｅｃｌ論理回路 | |
| EP0328842B1 (en) | Half current switch with feedback | |
| JP2760047B2 (ja) | エミッタ結合型論理回路 | |
| JP2586601B2 (ja) | カレントミラー回路 | |
| JP3297256B2 (ja) | 高速スイッチング回路 | |
| US3904951A (en) | Emitter coupled logic current reference source | |
| US4872441A (en) | Ignition circuit for internal combustion engine | |
| JP2959485B2 (ja) | 発光素子駆動回路 | |
| JPS645384Y2 (ja) | ||
| JPS5912843Y2 (ja) | ドライバユニツトの短絡保護回路 | |
| JPH0221808Y2 (ja) | ||
| JPS597765Y2 (ja) | ミュ−テイング信号発生回路 | |
| JPH0350914A (ja) | 出力ドライブ回路 | |
| JPH0831786B2 (ja) | ドライバ回路 | |
| JPH04243320A (ja) | 高電圧系負荷駆動回路 | |
| JPS6155200B2 (ja) | ||
| JPH0472410B2 (ja) |