JPH02196523A - Δς変調形ａ／ｄ変換器の試験回路 - Google Patents
Δς変調形ａ／ｄ変換器の試験回路Info
- Publication number
- JPH02196523A JPH02196523A JP1686089A JP1686089A JPH02196523A JP H02196523 A JPH02196523 A JP H02196523A JP 1686089 A JP1686089 A JP 1686089A JP 1686089 A JP1686089 A JP 1686089A JP H02196523 A JPH02196523 A JP H02196523A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ΔΣ変調形Ａ／Ｄ変換器の動作が正常であるかどうかを
試験するためのΔΣ変調形Ａ／Ｄ変換器の試験回路に関
し、 ΔΣ変調形Ａ／Ｄ変換器の動作を精度よく試験すること
を目的とし、 ΔΣ変調形Ａ／Ｄ変換器の出力を計数する計数手段と、
該計数手段の出力を保持する保持手段と、これら計数手
段及び保持手段のタイミングを制御するタイミング制御
手段とにより構成され、前記保持手段の出力をその出力
とするように構成する。
試験するためのΔΣ変調形Ａ／Ｄ変換器の試験回路に関
し、 ΔΣ変調形Ａ／Ｄ変換器の動作を精度よく試験すること
を目的とし、 ΔΣ変調形Ａ／Ｄ変換器の出力を計数する計数手段と、
該計数手段の出力を保持する保持手段と、これら計数手
段及び保持手段のタイミングを制御するタイミング制御
手段とにより構成され、前記保持手段の出力をその出力
とするように構成する。
【産業上の利用分野］
本発明はΔΣ変調形Ａ／Ｄ変換器の動作が正常であるか
どうかを試験するためのΔΣ変調形Ａ／Ｄ変換器の試験
回路に関する。
どうかを試験するためのΔΣ変調形Ａ／Ｄ変換器の試験
回路に関する。
アナログ信号をディジタルデータに変換するのにＡ／Ｄ
変換器が用いられる。このＡ／Ｄ変換器の動作方式とし
ては、積分方式、逐次比較方式。
変換器が用いられる。このＡ／Ｄ変換器の動作方式とし
ては、積分方式、逐次比較方式。
ΔΣ変調方式等の種々の方式が考えられる。これらのＡ
／Ｄ変換方式のうちΔΣ変調形Ａ／Ｄ変換方式は、出力
パルスが入力に比例したパルス数とし直接出力されない
ので、Ａ／Ｄ変換器の動作をどのようにして精度よく試
験するかが問題となる。
／Ｄ変換方式のうちΔΣ変調形Ａ／Ｄ変換方式は、出力
パルスが入力に比例したパルス数とし直接出力されない
ので、Ａ／Ｄ変換器の動作をどのようにして精度よく試
験するかが問題となる。
［従来の技術］
第５図は従来のΔΣ変調形Ａ／Ｄ変換器の構成原理図で
ある。アナログ入力Ｓ （ｔ）は演算器１に入って、フ
ィードバック信号１ （ｔ）との間で減算が行われ、
演算結果ｄ （ｔ） −８（ｔ）ｐ−（ｔ）は積分器２
に入って積分される。その積分結果ε（１）は、比較器
３に入って基準値と比較され、±１の２値データに変換
される。この意味では、比較器３は１ビツトのＡ／Ｄ変
換器とみなすこともできる。この比較器３の出力がディ
ジタル出力ｐ （ｔ）となるが、この出力は１ビツトの
Ｄ／Ａ変換器４に入ってアナログ信号に変換された後、
前記フィードバック信号ｐ−（ｔ）として演算器１に入
っている。
ある。アナログ入力Ｓ （ｔ）は演算器１に入って、フ
ィードバック信号１ （ｔ）との間で減算が行われ、
演算結果ｄ （ｔ） −８（ｔ）ｐ−（ｔ）は積分器２
に入って積分される。その積分結果ε（１）は、比較器
３に入って基準値と比較され、±１の２値データに変換
される。この意味では、比較器３は１ビツトのＡ／Ｄ変
換器とみなすこともできる。この比較器３の出力がディ
ジタル出力ｐ （ｔ）となるが、この出力は１ビツトの
Ｄ／Ａ変換器４に入ってアナログ信号に変換された後、
前記フィードバック信号ｐ−（ｔ）として演算器１に入
っている。
第６図はΔΣ変調形Ａ／Ｄ変換器の動作説明図である。
（イ）はアナログ入力Ｓ （ｔ）で、図に示すように所
定間隔（横軸は時間を示す）で−ＦＳ（フルスケール）
から十ＦＳ（フルスケール）まで変化している。これに
対して、（ロ）はディジタル出力Ｐ （ｔ）を示してお
り、図に示すように入力端子レベルに応じて１ビットデ
ィジタル信号のパルスの粗密列として出力する。
定間隔（横軸は時間を示す）で−ＦＳ（フルスケール）
から十ＦＳ（フルスケール）まで変化している。これに
対して、（ロ）はディジタル出力Ｐ （ｔ）を示してお
り、図に示すように入力端子レベルに応じて１ビットデ
ィジタル信号のパルスの粗密列として出力する。
この種のΔΣ変調形Ａ／Ｄ変換器出力では、−定時間の
パルス数は入力レベルに対応したものとなる。例えば、
人力に負のＦＳの直流を入れると、ΔΣ変調形Ａ／Ｄ変
換器の出力は論理値“０”が連続して出力され、正のＦ
Ｓの直流を入れると、ΔΣ変調形Ａ／Ｄ変換器の出力は
論理値“１”が連続して出力される。正と負のＦＳの中
心値（つまり０）を入力すると、図に示すように“０”
と“１”とが交互に連続して出力される。
パルス数は入力レベルに対応したものとなる。例えば、
人力に負のＦＳの直流を入れると、ΔΣ変調形Ａ／Ｄ変
換器の出力は論理値“０”が連続して出力され、正のＦ
Ｓの直流を入れると、ΔΣ変調形Ａ／Ｄ変換器の出力は
論理値“１”が連続して出力される。正と負のＦＳの中
心値（つまり０）を入力すると、図に示すように“０”
と“１”とが交互に連続して出力される。
このような特性をもつΔΣ変調形Ａ／Ｄ変換器の動作試
験を行う場合には、第７図に示すような試験回路が用い
られている。図において、１０は試験対象であるΔΣ変
調形Ａ／Ｄ変換器で、クロックｆｓにより動作している
。このΔΣ変調形Ａ／Ｄ変換器１０には、出力可変形直
流電源１１から任意の直流電圧が入力されている。この
こΣ変調形Ａ／Ｄ変換器１０は入力に応じたビットシリ
アルなパルスを出力し、抵抗Ｒ及びコンデンサＣよりな
るＲＣフィルタ１２に入って、平坦な直流レベルに変換
される。この直流レベルは、続く電圧計に入って読み取
られる。
験を行う場合には、第７図に示すような試験回路が用い
られている。図において、１０は試験対象であるΔΣ変
調形Ａ／Ｄ変換器で、クロックｆｓにより動作している
。このΔΣ変調形Ａ／Ｄ変換器１０には、出力可変形直
流電源１１から任意の直流電圧が入力されている。この
こΣ変調形Ａ／Ｄ変換器１０は入力に応じたビットシリ
アルなパルスを出力し、抵抗Ｒ及びコンデンサＣよりな
るＲＣフィルタ１２に入って、平坦な直流レベルに変換
される。この直流レベルは、続く電圧計に入って読み取
られる。
［発明が解決しようとする課題］
前述したようなアナログ試験方式の場合は、回路構成が
簡単である反面、ＲＣフィルタの精度がよくなく、電源
変動、温度変動等によりＣＲ時定数が変化し、また出力
パルスのデユーティ変動率等により直流レベルの安定度
に問題があり、正確な試験ができなかった。また、入力
される周波数が高周波になればなるほどその成分がコン
デンサＣを介してバイパスされ、出力レベルが低下して
しまうという問題もある。
簡単である反面、ＲＣフィルタの精度がよくなく、電源
変動、温度変動等によりＣＲ時定数が変化し、また出力
パルスのデユーティ変動率等により直流レベルの安定度
に問題があり、正確な試験ができなかった。また、入力
される周波数が高周波になればなるほどその成分がコン
デンサＣを介してバイパスされ、出力レベルが低下して
しまうという問題もある。
本発明はこのような課題に鑑みてなされたものであって
、ΔΣ変調形Ａ／Ｄ変換器の動作を精度よく試験するこ
とができるΔΣ変調形Ａ／Ｄ変換器の試験回路を提供す
ることを目的としている。
、ΔΣ変調形Ａ／Ｄ変換器の動作を精度よく試験するこ
とができるΔΣ変調形Ａ／Ｄ変換器の試験回路を提供す
ることを目的としている。
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。第７図と同一
のものは、同一の符号を伏して示す。図において、１０
はアナログ入力を受けてディジタルデータに変換するΔ
Σ変調形Ａ／Ｄ変換器（被検査対象）、２１は該ΔΣ変
調形Ａ／Ｄ変換器１０の出力を計数する計数手段、２２
は該計数手段２１の出力を保持する保持手段、２３はこ
れら計数手段２１及び保持手段２２のタイミングを制御
するタイミング制御手段である。
のものは、同一の符号を伏して示す。図において、１０
はアナログ入力を受けてディジタルデータに変換するΔ
Σ変調形Ａ／Ｄ変換器（被検査対象）、２１は該ΔΣ変
調形Ａ／Ｄ変換器１０の出力を計数する計数手段、２２
は該計数手段２１の出力を保持する保持手段、２３はこ
れら計数手段２１及び保持手段２２のタイミングを制御
するタイミング制御手段である。
［作用］
タイミング制御手段２３により計数手段２１及び保持手
段２２のタイミングを制御し、ΔΣ変調形Ａ／Ｄ変換器
１０の出力を受けて、計数手段２１でアナログ人力のレ
ベルに応じたパスル数に変換する。この計数手段２１の
出力を一端保持手段２２に保持しておき、ディジタル出
力として取り出す。本発明によれば、ΔΣ変調形Ａ／Ｄ
変換器１０の動作をディジタル的に検査することができ
、従って正確な試験が可能となる。
段２２のタイミングを制御し、ΔΣ変調形Ａ／Ｄ変換器
１０の出力を受けて、計数手段２１でアナログ人力のレ
ベルに応じたパスル数に変換する。この計数手段２１の
出力を一端保持手段２２に保持しておき、ディジタル出
力として取り出す。本発明によれば、ΔΣ変調形Ａ／Ｄ
変換器１０の動作をディジタル的に検査することができ
、従って正確な試験が可能となる。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。図
において、２４はΔΣ変調形Ａ／Ｄ変換器１０の出力及
びクロック【Ｓを受けてアナログ人力レベルに応じたゲ
ート幅を作り、当該ゲート幅内にクロックｆｓを通した
ものを出力してカウンタ２１に与えるゲート制御回路で
ある。
。第１図と同一のものは、同一の符号を付して示す。図
において、２４はΔΣ変調形Ａ／Ｄ変換器１０の出力及
びクロック【Ｓを受けてアナログ人力レベルに応じたゲ
ート幅を作り、当該ゲート幅内にクロックｆｓを通した
ものを出力してカウンタ２１に与えるゲート制御回路で
ある。
ここでは、計数手段２１としてカウンタを用い、保持手
段２２としてレジスタを用いている。このように構成さ
れた回路の動作を第３図に示すタイミングチャートを参
照して説明すれば、以下のとおりである。
段２２としてレジスタを用いている。このように構成さ
れた回路の動作を第３図に示すタイミングチャートを参
照して説明すれば、以下のとおりである。
先ず、第２図に示す回路に＋ＦＳが入ったものとする。
この時のΔΣ変調形Ａ／Ｄ変換器１０の出力は第３図（
イ）に示すように“１“レベルのままである。ゲート制
御回路２４はこの常時“１゛レベル信が入ると、（ロ）
に示すようなりロックｆｓを所定期間カウントさせて（
ハ）に示すようなカウンタ入力ｇをカウンタ２１に与え
る。この結果、カウンタ２１は目一杯のクロックをカウ
ントしてレジスタ２２に保持させる。
イ）に示すように“１“レベルのままである。ゲート制
御回路２４はこの常時“１゛レベル信が入ると、（ロ）
に示すようなりロックｆｓを所定期間カウントさせて（
ハ）に示すようなカウンタ入力ｇをカウンタ２１に与え
る。この結果、カウンタ２１は目一杯のクロックをカウ
ントしてレジスタ２２に保持させる。
一方、人力に−ＦＳが入ったものとする。この時のΔΣ
変調形Ａ／Ｄ変換器１０の出力は第３図（ニ）に示すよ
うに“０°レベルのままである。
変調形Ａ／Ｄ変換器１０の出力は第３図（ニ）に示すよ
うに“０°レベルのままである。
ゲート制御回路２４はこの常時“０”レベル信号が入る
と、（ロ）に示すようなりロックｆ８を所定期間カウン
トさせて（ホ）に示すようなカウンタ入力ｇをカウンタ
２１に与える。この結果、カウンタ２１は目一杯のクロ
ックをカウントしてレジスタ２２に保持させる。
と、（ロ）に示すようなりロックｆ８を所定期間カウン
トさせて（ホ）に示すようなカウンタ入力ｇをカウンタ
２１に与える。この結果、カウンタ２１は目一杯のクロ
ックをカウントしてレジスタ２２に保持させる。
更に、入力に０が入ったものとする。この時には、ΔΣ
変調形Ａ／Ｄ変換器１０の出力は（へ）に示すように正
と負が交互に出るパルスとなっている。このようなパル
スに対して、ゲート制御回路２４は（ト）に示すように
この（へ）に示すパルスをマスクするためのパルスを出
力し、クロックが出ないようにする。この結果カウンタ
人力ｇは、（チ）に示すようにクロックが出ないので、
カウンタ２１のカウント値はゼロとなる。以上、アナロ
グ入力が＋ＦＳ、−ＦＳ及び０の場合について説明した
が、中間値をとる入力の場合にも、ゲート制御回路２４
はゲート制御を行って、入力に応じた数だけのクロック
を出力してカウンタ２１に与える。このようにして、本
発明によればΔΣ変調形Ａ／Ｄ変換器の試験を高精度、
高い分解能で行うことができる。
変調形Ａ／Ｄ変換器１０の出力は（へ）に示すように正
と負が交互に出るパルスとなっている。このようなパル
スに対して、ゲート制御回路２４は（ト）に示すように
この（へ）に示すパルスをマスクするためのパルスを出
力し、クロックが出ないようにする。この結果カウンタ
人力ｇは、（チ）に示すようにクロックが出ないので、
カウンタ２１のカウント値はゼロとなる。以上、アナロ
グ入力が＋ＦＳ、−ＦＳ及び０の場合について説明した
が、中間値をとる入力の場合にも、ゲート制御回路２４
はゲート制御を行って、入力に応じた数だけのクロック
を出力してカウンタ２１に与える。このようにして、本
発明によればΔΣ変調形Ａ／Ｄ変換器の試験を高精度、
高い分解能で行うことができる。
第４図は本発明によるΔΣ変調形Ａ／Ｄ変換器の試験回
路の動作の説明図である。図において、（イ）はΔΣ変
調形Ａ／Ｄ変換器１０出力ｊ１（ロ）はカウンタ２１出
力に、（ハ）はタイミング制御回路２３よりカウンタ２
１に与えられるカウンタイネーブル信号Ｓ４、（ニ）は
同じくタイミング制御回路２３からカウンタ２１に与え
られるカウンタクリア信号Ｓ２、（ホ）はタイミング制
御回路２３からレジスタ２２に与えられるレジスタラッ
チ信号１．（へ）はレジスタ２２の内容である。
路の動作の説明図である。図において、（イ）はΔΣ変
調形Ａ／Ｄ変換器１０出力ｊ１（ロ）はカウンタ２１出
力に、（ハ）はタイミング制御回路２３よりカウンタ２
１に与えられるカウンタイネーブル信号Ｓ４、（ニ）は
同じくタイミング制御回路２３からカウンタ２１に与え
られるカウンタクリア信号Ｓ２、（ホ）はタイミング制
御回路２３からレジスタ２２に与えられるレジスタラッ
チ信号１．（へ）はレジスタ２２の内容である。
（イ）に示すようなパルスをΔΣ変調形Ａ／Ｄ変換器１
０が出力すると、カウンタ２１の出力は（ロ）に示すよ
うに順次増加し、（ニ）に示すカウンタクリア信号Ｓ２
が出力された時点でクルアされる。このカウンタクリア
信号Ｓ２が出力される直前で（ホ）に示すレジスタラッ
チ信号がレジスタ２２に出力され、クリアされる直前の
カウンタ２１のカウント値をレジスタ２２に取り込む。
０が出力すると、カウンタ２１の出力は（ロ）に示すよ
うに順次増加し、（ニ）に示すカウンタクリア信号Ｓ２
が出力された時点でクルアされる。このカウンタクリア
信号Ｓ２が出力される直前で（ホ）に示すレジスタラッ
チ信号がレジスタ２２に出力され、クリアされる直前の
カウンタ２１のカウント値をレジスタ２２に取り込む。
取り込んだデータが出力０となる。カウンタ２１はクリ
アされて０になった瞬間から再び、ΔΣ変調形Ａ／Ｄ変
換器１０の出力のカウントを開始する。
アされて０になった瞬間から再び、ΔΣ変調形Ａ／Ｄ変
換器１０の出力のカウントを開始する。
［発明の効果］
以上、詳細に説明したように、本発明によれば、ΔΣ変
調形Ａ／Ｄ変換器の出力パルスをゲート制御した後にカ
ウンタにカウントさせる構成をとることにより、ΔΣ変
調形Ａ／Ｄ変換器の動作を精度よく試験することができ
るΔΣ変調形Ａ／Ｄ変換器の試験回路を提供することが
できる。
調形Ａ／Ｄ変換器の出力パルスをゲート制御した後にカ
ウンタにカウントさせる構成をとることにより、ΔΣ変
調形Ａ／Ｄ変換器の動作を精度よく試験することができ
るΔΣ変調形Ａ／Ｄ変換器の試験回路を提供することが
できる。
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例を示す構成ブロック図、
第３図は各部の動作を示すタイミングチャート、第４図
は本発明によるΔΣ変調形Ａ／Ｄ変換器の試験回路の動
作の説明図、 第５図はΔΣ変調形Ａ／Ｄ変換器の構成原理図、第６図
はΔΣ変調形Ａ／Ｄ変換器の動作説明図、第７図は従来
の試験回路例を示す図である。 第１図において、 １０はΔΣ変調形Ａ／Ｄ変換器、 ２１は計数手段、 ２２は保持手段、 ２３はタイミング制御手段である。 （イ）入力＋ＦＳ時出力ｊ （ロ）クロックｆｓ （ハ）カウンタ入力！ （ホ） カウンタ入力！ ［旧■■ｍ ｆ旺■■刊４
は本発明によるΔΣ変調形Ａ／Ｄ変換器の試験回路の動
作の説明図、 第５図はΔΣ変調形Ａ／Ｄ変換器の構成原理図、第６図
はΔΣ変調形Ａ／Ｄ変換器の動作説明図、第７図は従来
の試験回路例を示す図である。 第１図において、 １０はΔΣ変調形Ａ／Ｄ変換器、 ２１は計数手段、 ２２は保持手段、 ２３はタイミング制御手段である。 （イ）入力＋ＦＳ時出力ｊ （ロ）クロックｆｓ （ハ）カウンタ入力！ （ホ） カウンタ入力！ ［旧■■ｍ ｆ旺■■刊４
Claims (1)
- 【特許請求の範囲】 ΔΣ変調形Ａ／Ｄ変換器（１０）の出力を計数する計数
手段（２１）と、 該計数手段（２１）の出力を保持する保持手段（２２）
と、 これら計数手段（２１）及び保持手段（２２）のタイミ
ングを制御するタイミング制御手段（２３）とにより構
成され、前記保持手段（２２）の出力をその出力とする
ΔΣ変調形Ａ／Ｄ変換器の試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686089A JPH02196523A (ja) | 1989-01-26 | 1989-01-26 | Δς変調形ａ／ｄ変換器の試験回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686089A JPH02196523A (ja) | 1989-01-26 | 1989-01-26 | Δς変調形ａ／ｄ変換器の試験回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02196523A true JPH02196523A (ja) | 1990-08-03 |
Family
ID=11927972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1686089A Pending JPH02196523A (ja) | 1989-01-26 | 1989-01-26 | Δς変調形ａ／ｄ変換器の試験回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02196523A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002286813A (ja) * | 2001-03-28 | 2002-10-03 | Agilent Technologies Japan Ltd | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
| JP2008099350A (ja) * | 2006-10-06 | 2008-04-24 | Fuji Electric Fa Components & Systems Co Ltd | 誘導電動機のベクトル制御装置 |
| JP2015047021A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社明電舎 | 電力変換装置のデットタイム補償装置 |
-
1989
- 1989-01-26 JP JP1686089A patent/JPH02196523A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002286813A (ja) * | 2001-03-28 | 2002-10-03 | Agilent Technologies Japan Ltd | トラック・ホールド回路を内蔵した集積回路及び試験方法 |
| JP2008099350A (ja) * | 2006-10-06 | 2008-04-24 | Fuji Electric Fa Components & Systems Co Ltd | 誘導電動機のベクトル制御装置 |
| JP2015047021A (ja) * | 2013-08-29 | 2015-03-12 | 株式会社明電舎 | 電力変換装置のデットタイム補償装置 |
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