JPH01311614A - モノマルチバイブレータ - Google Patents
モノマルチバイブレータInfo
- Publication number
- JPH01311614A JPH01311614A JP63142321A JP14232188A JPH01311614A JP H01311614 A JPH01311614 A JP H01311614A JP 63142321 A JP63142321 A JP 63142321A JP 14232188 A JP14232188 A JP 14232188A JP H01311614 A JPH01311614 A JP H01311614A
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- JP
- Japan
- Prior art keywords
- output
- counter
- input
- clock
- pulse
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はモノマルチバイブレークに関する。
一般に、モノマルチバイブレータは入力パルスを印加し
てから任意の定められた出方パルス幅を得るように設計
される。従来のモノマルチバイブレータは、パルスの積
分作用に基づく時定数を設定することにより、この目的
を達成している。すなわち、１個の抵抗器と１個のコン
デンサとから成る積分回路にで入力パルス印加時刻から
所定の電圧源、例えば電源を接続して積分作用させ、積
分電圧が所定の値となった時刻を知り、この間の出力パ
ルス幅を得るように設計される。一般には、個別部品と
しえ集積回路化されたモノマルチバイブレータとして開
発され、市販されている。
てから任意の定められた出方パルス幅を得るように設計
される。従来のモノマルチバイブレータは、パルスの積
分作用に基づく時定数を設定することにより、この目的
を達成している。すなわち、１個の抵抗器と１個のコン
デンサとから成る積分回路にで入力パルス印加時刻から
所定の電圧源、例えば電源を接続して積分作用させ、積
分電圧が所定の値となった時刻を知り、この間の出力パ
ルス幅を得るように設計される。一般には、個別部品と
しえ集積回路化されたモノマルチバイブレータとして開
発され、市販されている。
この例の構成を第３図に示す。同図に示す例でも外付け
の抵抗器８とコンデンサ９の各個を選定し、その積で得
られる時定数と関連させて集積化モノマルチバイブレー
タ７のパルス出力端子６がら所望のパルス幅のパルスを
得る。なお、４はパルス入力端子である。
の抵抗器８とコンデンサ９の各個を選定し、その積で得
られる時定数と関連させて集積化モノマルチバイブレー
タ７のパルス出力端子６がら所望のパルス幅のパルスを
得る。なお、４はパルス入力端子である。
従来のマルチバイブレータは出力パルス幅の決定を時定
数及び電圧源に依存している。この電圧源は一般にその
モノマルチバイブレータを集積化した場合には、その電
源電圧となるなめ、出力パルス幅を電圧源にで可変とす
ることはできない。
数及び電圧源に依存している。この電圧源は一般にその
モノマルチバイブレータを集積化した場合には、その電
源電圧となるなめ、出力パルス幅を電圧源にで可変とす
ることはできない。
また、抵抗器やコンデンサの各位もその値は一般に固定
であり、この値に対する出力パルス幅も固定となる。こ
のため、外部からの制御で目的のパルス幅を得ようとす
る応用においては、柔軟性を欠いていた。また、時定数
は抵抗器やコンデンサの各位で決定されるが、それらの
バラツキのために正確に目的とする出力パルス幅を得る
ことができない。
であり、この値に対する出力パルス幅も固定となる。こ
のため、外部からの制御で目的のパルス幅を得ようとす
る応用においては、柔軟性を欠いていた。また、時定数
は抵抗器やコンデンサの各位で決定されるが、それらの
バラツキのために正確に目的とする出力パルス幅を得る
ことができない。
本発明のモノマルチバイブレータはセット付り型フリッ
プフロップと、カウント値Ｎのｎビットカウンタと、Ｎ
ＯＲゲートとを備え、パルス入力を前記フリップフロッ
プのセット入力に接続し、前記フリップフロップの出力
を前記カウンタのクリア入力に接続し、前記カウンタの
ｎビジト出力を前記ＮＯＲゲートの入力とし、前記ＮＯ
Ｒ，ゲートの出力を前記フリップフロップのクロック入
力に接続し、前記ＮＯＲゲートの出力をパルス出力とし
、出力パルス幅を前記カウンタのクロック入力に印加す
るクロック間隔と前記カウンタのカウント値Ｎとで決定
する構成である。
プフロップと、カウント値Ｎのｎビットカウンタと、Ｎ
ＯＲゲートとを備え、パルス入力を前記フリップフロッ
プのセット入力に接続し、前記フリップフロップの出力
を前記カウンタのクリア入力に接続し、前記カウンタの
ｎビジト出力を前記ＮＯＲゲートの入力とし、前記ＮＯ
Ｒ，ゲートの出力を前記フリップフロップのクロック入
力に接続し、前記ＮＯＲゲートの出力をパルス出力とし
、出力パルス幅を前記カウンタのクロック入力に印加す
るクロック間隔と前記カウンタのカウント値Ｎとで決定
する構成である。
本発明のモノマルチバイブレータはセット付り型フリッ
プフロップと、カウント値Ｎのｎビットカウンタと、Ｎ
ＯＲゲートとから成る。パルス入力によりフリップフロ
ップはセットされ、カウンタのクリア端子に入力される
。その結果、カウンタはクリア解除かれ、次に致来する
クロックパルスからカウントをはじめる。カウンタのク
ロックパルスが（Ｎ＋１）個入力された時点でカウンタ
のｎビット出力に接続されたＮＯＲゲートの出力は論理
ＩＩ Ｏ１１から論理゛１′′になる。このＮＯＲゲー
トの出力をフリップフロップのクロック入力に接続し、
フリップフロップのデータ入力を論理″“０１１に接続
しておく。この結果Ｎをカウントした後、フリップフロ
ップ出力はリセットされる。
プフロップと、カウント値Ｎのｎビットカウンタと、Ｎ
ＯＲゲートとから成る。パルス入力によりフリップフロ
ップはセットされ、カウンタのクリア端子に入力される
。その結果、カウンタはクリア解除かれ、次に致来する
クロックパルスからカウントをはじめる。カウンタのク
ロックパルスが（Ｎ＋１）個入力された時点でカウンタ
のｎビット出力に接続されたＮＯＲゲートの出力は論理
ＩＩ Ｏ１１から論理゛１′′になる。このＮＯＲゲー
トの出力をフリップフロップのクロック入力に接続し、
フリップフロップのデータ入力を論理″“０１１に接続
しておく。この結果Ｎをカウントした後、フリップフロ
ップ出力はリセットされる。
このフリップフロップの出力をパルス出力とすれば、こ
の出力はモノマルチバイブレータの機能を持つことにな
る。
の出力はモノマルチバイブレータの機能を持つことにな
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図である。１はセット
付り型フリップフロップ、２はカウント値Ｎのｎビット
カウンタ、２１〜２ｎはカウンタ出力ｎビット端子、３
はＮＯＲゲート、４はパルスを印加するパルス入力端子
、５はクロック信号入力端子、６はマルチバイブレータ
の出力パルスを得るパルス出力端子である。
付り型フリップフロップ、２はカウント値Ｎのｎビット
カウンタ、２１〜２ｎはカウンタ出力ｎビット端子、３
はＮＯＲゲート、４はパルスを印加するパルス入力端子
、５はクロック信号入力端子、６はマルチバイブレータ
の出力パルスを得るパルス出力端子である。
第２図は第１図の動作を説明するためのパルス入力端子
４からの入力パルスはセット付り型フリップフロップ１
のセット入力信号となる。セットされたフリップフロッ
プ１の出力信号は、カウンタ２のクリア入力信号となっ
ているのでこの瞬間にカウンタ２はクリア解除され、ク
ロック信号入力端子５から次に致来するクロック信号か
らカウントをはじめる。（Ｎ＋ １ ”）個のクロック
パルスが入力さた時点でカウンタ２のｎビット出力２１
〜２ｎはオール論理“０″を出力する。従って、その信
号を入力とするＮＯＲゲート３の出力はオール論理”
１ ”となる。その結果、パルス出力端子６の出力は再
び論理” １ ”となり、入力パルスに対してモノマル
チバイブレータとして、の動作を行う。この出力はフリ
ップフロップ１のクロック入力端子に接続する。フリッ
プフロップ１のデータ入力は常に論理“０゛が与えられ
ており、Ｎ。
４からの入力パルスはセット付り型フリップフロップ１
のセット入力信号となる。セットされたフリップフロッ
プ１の出力信号は、カウンタ２のクリア入力信号となっ
ているのでこの瞬間にカウンタ２はクリア解除され、ク
ロック信号入力端子５から次に致来するクロック信号か
らカウントをはじめる。（Ｎ＋ １ ”）個のクロック
パルスが入力さた時点でカウンタ２のｎビット出力２１
〜２ｎはオール論理“０″を出力する。従って、その信
号を入力とするＮＯＲゲート３の出力はオール論理”
１ ”となる。その結果、パルス出力端子６の出力は再
び論理” １ ”となり、入力パルスに対してモノマル
チバイブレータとして、の動作を行う。この出力はフリ
ップフロップ１のクロック入力端子に接続する。フリッ
プフロップ１のデータ入力は常に論理“０゛が与えられ
ており、Ｎ。
Ｒゲート３の出力信号の立上りでフリップフロップ１は
論理″′０゛を読み込む。すなわち、リセット動作とな
る。その結果、カウンタ２はクリア状態となり、カウン
ト動作を止める。
論理″′０゛を読み込む。すなわち、リセット動作とな
る。その結果、カウンタ２はクリア状態となり、カウン
ト動作を止める。
以上述べた動作において、パルス入力はクロック信号に
て標本化される効果をもつため、パルス出力はその標本
誤差により正確には（Ｎ−１）からＮの幅となる。ここ
で、Ｎが大きいときは誤差は小さくなる。いずれにせよ
、パルス出力は従来技術における時定数に代えてクロッ
ク周波数制御及びカウンタの段数を選ぶことにより実現
できる。
て標本化される効果をもつため、パルス出力はその標本
誤差により正確には（Ｎ−１）からＮの幅となる。ここ
で、Ｎが大きいときは誤差は小さくなる。いずれにせよ
、パルス出力は従来技術における時定数に代えてクロッ
ク周波数制御及びカウンタの段数を選ぶことにより実現
できる。
以上説明したように本発明は、回路構成として全て論理
回路を用い従来技術の抵抗器やコンデンサによる時定数
や電圧源の決定のようなアナログ値を排除しており、代
わりにより正確なディジタル値としてクロック数（カウ
ンタ段数）を基本としている。このクロックの精度、ク
ロック周波数等の与え方次第で任意の時定数をより精度
よく与えるばかりか、クロック周波数を変換させるだけ
で柔軟にその時定数を変えられる効果がある。
回路を用い従来技術の抵抗器やコンデンサによる時定数
や電圧源の決定のようなアナログ値を排除しており、代
わりにより正確なディジタル値としてクロック数（カウ
ンタ段数）を基本としている。このクロックの精度、ク
ロック周波数等の与え方次第で任意の時定数をより精度
よく与えるばかりか、クロック周波数を変換させるだけ
で柔軟にその時定数を変えられる効果がある。
第１図は本発明の一実施例を示す構成図、第２図は第１
図の動作を説明する図、第３図は従来のマルチバイブレ
ータの構成図である。 １・・・セット付り型フリップフロップ、２・・・ｎビ
ットカウンタ、３・・・ＮＯＲゲート、４・・・パルス
入力端子、５・・・タロツク信号入力端子、６・・・パ
ルス出力端子。
図の動作を説明する図、第３図は従来のマルチバイブレ
ータの構成図である。 １・・・セット付り型フリップフロップ、２・・・ｎビ
ットカウンタ、３・・・ＮＯＲゲート、４・・・パルス
入力端子、５・・・タロツク信号入力端子、６・・・パ
ルス出力端子。
Claims (1)
- セット付Ｄ型フリップフロップと、カウント値Ｎのｎ
ビットカウンタと、ＮＯＲゲートとを備え、パルス入力
を前記フリップフロップのセット入力に接続し、前記フ
リップフロップの出力を前記カウンタのクリア入力に接
続し、前記カウンタのｎビット出力を前記ＮＯＲゲート
の入力とし、前記ＮＯＲゲートの出力を前記フリップフ
ロップのクロック入力に接続し、前記ＮＯＲゲートの出
力をパルス出力とし、出力パルス幅を前記カウンタのク
ロック入力に印加するクロック間隔と前記カウンタのカ
ウント値Ｎとで決定することを特徴とするモノマルチバ
イブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142321A JPH01311614A (ja) | 1988-06-08 | 1988-06-08 | モノマルチバイブレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142321A JPH01311614A (ja) | 1988-06-08 | 1988-06-08 | モノマルチバイブレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01311614A true JPH01311614A (ja) | 1989-12-15 |
Family
ID=15312636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142321A Pending JPH01311614A (ja) | 1988-06-08 | 1988-06-08 | モノマルチバイブレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01311614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762649A2 (en) * | 1995-09-05 | 1997-03-12 | Texas Instruments Incorporated | A pulse detection circuit |
-
1988
- 1988-06-08 JP JP63142321A patent/JPH01311614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762649A2 (en) * | 1995-09-05 | 1997-03-12 | Texas Instruments Incorporated | A pulse detection circuit |
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