JPH02197942A - 主記憶装置 - Google Patents
主記憶装置Info
- Publication number
- JPH02197942A JPH02197942A JP1018716A JP1871689A JPH02197942A JP H02197942 A JPH02197942 A JP H02197942A JP 1018716 A JP1018716 A JP 1018716A JP 1871689 A JP1871689 A JP 1871689A JP H02197942 A JPH02197942 A JP H02197942A
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- JP
- Japan
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- data
- error
- detected
- cycle
- corrected
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 7
- 101150060692 RDR4 gene Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 102100041023 Coronin-2A Human genes 0.000 description 1
- 101000748858 Homo sapiens Coronin-2A Proteins 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は主記憶装置に関し、特にエラー訂正可能コード
を利用して誤りビットを訂正することができる主記憶装
置に関する。
を利用して誤りビットを訂正することができる主記憶装
置に関する。
従来、この種の装置では、エラー訂正可能コードで誤り
を検出し訂正した場合には、誤りを検出。
を検出し訂正した場合には、誤りを検出。
訂正する時間的遅れのために、誤りが検出されずに、メ
モリモジュールから読出したデータをそのまま使用でき
る場合に比べて、アクセスタイムが１サイクル延びるよ
うになっていた。
モリモジュールから読出したデータをそのまま使用でき
る場合に比べて、アクセスタイムが１サイクル延びるよ
うになっていた。
従来装置では、この１サイクルの遅延が、主記憶装置を
アクセスする装置では全く利用しないエラー訂正コード
のチエツクピント部の誤り訂正時にも発生するようにな
っているので、エラー訂正コードのチェックビット部の
誤り発生時には、アクセスタイムが延びるという欠点が
ある。
アクセスする装置では全く利用しないエラー訂正コード
のチエツクピント部の誤り訂正時にも発生するようにな
っているので、エラー訂正コードのチェックビット部の
誤り発生時には、アクセスタイムが延びるという欠点が
ある。
本発明の目的は前記課題を解決した主記憶装置を提供す
ることにある。
ることにある。
前記目的を達成するため、本発明はデータビット部とチ
ェックビット部からなるエラー訂止可能コードを利用し
て誤りビットを訂正する主記憶装置において、訂正可能
誤りが発生していることを検出し、報告する第１の検出
報告手段と、誤りビットがチェックビット部にのみ含ま
れていることを検出し、報告する第２の検出報告手段と
、誤りビットを訂正する手段と、訂正済データと訂正前
データを切換える切換手段とを有し、前記訂正手段によ
る訂正済のデータを前記切換手段により出力し、前記第
１および第２の検出報告手段により主記憶アクセス結果
を報告するようにしたものである。
ェックビット部からなるエラー訂止可能コードを利用し
て誤りビットを訂正する主記憶装置において、訂正可能
誤りが発生していることを検出し、報告する第１の検出
報告手段と、誤りビットがチェックビット部にのみ含ま
れていることを検出し、報告する第２の検出報告手段と
、誤りビットを訂正する手段と、訂正済データと訂正前
データを切換える切換手段とを有し、前記訂正手段によ
る訂正済のデータを前記切換手段により出力し、前記第
１および第２の検出報告手段により主記憶アクセス結果
を報告するようにしたものである。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、ＥＣＧ１はライトデータ１００からエラー
訂正可能コードのチェックビット部を生成するチェック
ビット発生回路である。ＷＤＲ２はデータビット部（即
ちライトデータ）とチェックビット部からなるエラー訂
正コードを保持する書込みデータレジスタ、メモリモジ
ュール３はデータ（チェックビット部を含む）を記憶す
る記憶部、ＲＤＲ４はメモリモジュール３からの読出し
データ（チェックビット部を含む）を保持するレジスタ
である。ＥＣＣ５はＲＤＲ４上のデータ誤りをチエツク
するチエツク回路で、データビット部にのみ誤りを検出
した場合には信号線１０４をオンにし、チェックビット
部にのみ誤りを検出した場合はデータエラー信号線１０
６をオンにする。又、ＥＣＣ５はデータ誤り（チェック
ビット部を含む）を検出しなときは信号線１０５をオン
にする。訂正回路６はＥＣＣ５でのチエツク結果に従っ
てＲＤＲ４の読出しデータを訂正する訂正回路、マルチ
プレクサ７はＲＤＲ４のデータと訂正回路６の出力であ
る誤り訂正済のデータを切換える切換回路である。又、
切換回路６は信号線１０４がオンの時にのみ、訂正済デ
ータ１０２を選択し、それ以外のときはＲＤＲ４上のデ
ータ１０１を選択する。
訂正可能コードのチェックビット部を生成するチェック
ビット発生回路である。ＷＤＲ２はデータビット部（即
ちライトデータ）とチェックビット部からなるエラー訂
正コードを保持する書込みデータレジスタ、メモリモジ
ュール３はデータ（チェックビット部を含む）を記憶す
る記憶部、ＲＤＲ４はメモリモジュール３からの読出し
データ（チェックビット部を含む）を保持するレジスタ
である。ＥＣＣ５はＲＤＲ４上のデータ誤りをチエツク
するチエツク回路で、データビット部にのみ誤りを検出
した場合には信号線１０４をオンにし、チェックビット
部にのみ誤りを検出した場合はデータエラー信号線１０
６をオンにする。又、ＥＣＣ５はデータ誤り（チェック
ビット部を含む）を検出しなときは信号線１０５をオン
にする。訂正回路６はＥＣＣ５でのチエツク結果に従っ
てＲＤＲ４の読出しデータを訂正する訂正回路、マルチ
プレクサ７はＲＤＲ４のデータと訂正回路６の出力であ
る誤り訂正済のデータを切換える切換回路である。又、
切換回路６は信号線１０４がオンの時にのみ、訂正済デ
ータ１０２を選択し、それ以外のときはＲＤＲ４上のデ
ータ１０１を選択する。
次に第２図、第３図を参照して読出し動作について説明
する。
する。
Ｔ１サイクルで読出しアドレスが１０７で与えられると
、メモリモジュール３の指定されたアドレスのデータが
Ｔ２サイクルでＲＤＲ４に保持される。ＲＤＲ４のデー
タ（チェックビット部を含む）はＴ２サイクルでＥＣＣ
５によりチエツクされ、データビット部に誤りがない場
合（誤りが全く検出されないか又は、チェックビット部
にしか誤りが検出されない場合）は、マルチプレクサ７
はＲＤＲ４の出力を選択したままなので、リードデータ
線１０３にはＴ２サイクル以降正しいデータが出力され
、データエラー信号線１０６はオフのままである。一方
、ＥＣＣ５によりデータビット部に誤りが検出されると
、訂正回路６により誤りのあるデータビット部が訂正さ
れ、リードデータ１０３にはＴ３サイクルで信号線１０
２上の訂正済データがマルチプレクサ７によって選択さ
れて、出力される。又、ＥＣＣ５は信号線１０４ 、１
０５を共ニオンとする。
、メモリモジュール３の指定されたアドレスのデータが
Ｔ２サイクルでＲＤＲ４に保持される。ＲＤＲ４のデー
タ（チェックビット部を含む）はＴ２サイクルでＥＣＣ
５によりチエツクされ、データビット部に誤りがない場
合（誤りが全く検出されないか又は、チェックビット部
にしか誤りが検出されない場合）は、マルチプレクサ７
はＲＤＲ４の出力を選択したままなので、リードデータ
線１０３にはＴ２サイクル以降正しいデータが出力され
、データエラー信号線１０６はオフのままである。一方
、ＥＣＣ５によりデータビット部に誤りが検出されると
、訂正回路６により誤りのあるデータビット部が訂正さ
れ、リードデータ１０３にはＴ３サイクルで信号線１０
２上の訂正済データがマルチプレクサ７によって選択さ
れて、出力される。又、ＥＣＣ５は信号線１０４ 、１
０５を共ニオンとする。
本発明の主記憶をアクセスする装置は信号線１０４がオ
ンで、１０５がオフのときのみデータを再取込みするよ
うに構成すればよい、チェックビット部にのみ誤りが検
出された場合は、誤りが全く検出されない場合と同じタ
イミングで１サイクルの遅れなしにデータをアクセスす
ることができる。
ンで、１０５がオフのときのみデータを再取込みするよ
うに構成すればよい、チェックビット部にのみ誤りが検
出された場合は、誤りが全く検出されない場合と同じタ
イミングで１サイクルの遅れなしにデータをアクセスす
ることができる。
以上説明したように本発明は、誤りビットがデータビッ
ト部に含まれていることを検出する手段と、誤りビット
を訂正する手段と、訂正済データと訂正前データを切換
える手段と、訂正可能エラー発生報告手段とを有し、誤
りビットがデータビット部に含まれている時のみ、訂正
手段による訂正済データを切換手段により出力し、報告
手段による訂正可能エラー発生信号を送出することによ
り、エラー訂正可能コードのチェックビット部の誤りが
検出された場合でも、誤りが検出されない場合と同じタ
イミングで（即ちアクセスタイムの１サイクルの遅れな
しに）データをアクセスできる効果がある。
ト部に含まれていることを検出する手段と、誤りビット
を訂正する手段と、訂正済データと訂正前データを切換
える手段と、訂正可能エラー発生報告手段とを有し、誤
りビットがデータビット部に含まれている時のみ、訂正
手段による訂正済データを切換手段により出力し、報告
手段による訂正可能エラー発生信号を送出することによ
り、エラー訂正可能コードのチェックビット部の誤りが
検出された場合でも、誤りが検出されない場合と同じタ
イミングで（即ちアクセスタイムの１サイクルの遅れな
しに）データをアクセスできる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
データビット部に誤りが検出されない場合のタイムチャ
ート、第３図はデータビット部に誤りか検出された場合
のタイムチャートである。 １・・・ＥＣＧ （チェックビット生成回路）２・・・
ＷＤＲ（ライトデータレジスタ）３・・・メモリモジュ
ール ４・・・ＲＤＲ＜リードデータレジスタ）５・・・ＥＣ
Ｃ（エラーチエツク回路）６・・・誤り訂正回ｌｉ！８
７・・・データ切換回路特許出願人 茨城日本電気
株式会社代 理 人 弁理士 菅 野
中［１・、′−５・粂 ＋ｔＩ−，１Ｉｌｌ ひ謬−１Ｌ、） ゛（ヂ゛′
データビット部に誤りが検出されない場合のタイムチャ
ート、第３図はデータビット部に誤りか検出された場合
のタイムチャートである。 １・・・ＥＣＧ （チェックビット生成回路）２・・・
ＷＤＲ（ライトデータレジスタ）３・・・メモリモジュ
ール ４・・・ＲＤＲ＜リードデータレジスタ）５・・・ＥＣ
Ｃ（エラーチエツク回路）６・・・誤り訂正回ｌｉ！８
７・・・データ切換回路特許出願人 茨城日本電気
株式会社代 理 人 弁理士 菅 野
中［１・、′−５・粂 ＋ｔＩ−，１Ｉｌｌ ひ謬−１Ｌ、） ゛（ヂ゛′
Claims (1)
- （１）データビット部とチェックビット部からなるエラ
ー訂正可能コードを利用して誤りビットを訂正する主記
憶装置において、訂正可能誤りが発生していることを検
出し、報告する第１の検出報告手段と、誤りビットがチ
ェックビット部にのみ含まれていることを検出し、報告
する第２の検出報告手段と、誤りビットを訂正する手段
と、訂正済データと訂正前データを切換える切換手段と
を有し、前記訂正手段による訂正済のデータを前記切換
手段により出力し、前記第１および第２の検出報告手段
により主記憶アクセス結果を報告するようにしたことを
特徴とする主記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018716A JPH02197942A (ja) | 1989-01-27 | 1989-01-27 | 主記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018716A JPH02197942A (ja) | 1989-01-27 | 1989-01-27 | 主記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02197942A true JPH02197942A (ja) | 1990-08-06 |
Family
ID=11979383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1018716A Pending JPH02197942A (ja) | 1989-01-27 | 1989-01-27 | 主記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02197942A (ja) |
-
1989
- 1989-01-27 JP JP1018716A patent/JPH02197942A/ja active Pending
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