JPH01116746A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に係わり、特にエラーチエツクコ
ードを使用する記憶装置の読出データ（読出情報）のエ
ラー検出に関する。

〔従来の技術〕

従来のこの種の情報処理装置における記憶装置の読出情
報のエラー検出にあっては、記憶装置からの読出情報に
エラーが存在するか否かをエラーチエツクコード（ＥＣ
Ｃ）により判定し、エラーが１ビットエラーである場合
にはこれを訂正すると共に、１ビットエラーを検出した
ことを中央処理装置に報告する。

中央処理装置はこの報告を受けて１ビットエラーが発生
したビット位置を調べる等の処理を行う。

読出情報に発生したエラーが２ビットエラーの場合には
エラーの訂正は行わずに中央処理装置に２ビットエラー
を検出した旨、報告し、中央処理装置はこの報告を受け
てシステムダウンに至らしめるように構成されていた。

〔発明が解決しようとする問題点〕

上述したように従来の情報処理装置では１ビットエラー
が発生しても記憶装置からの読出情報は訂正され、処理
は続行するが、読出情報に１ビットエラーが発生する毎
に中央処理装置は１ビットエラーのビット位置を調べる
等の処理を行う為に中央処理装置の本来の処理能力が低
下するという問題があった。

また記憶装置に１ビットエラーが内在する状態では２ビ
ットエラーの発生確率が高くなり、システムダウンに至
る恐れがあるが、従来の情報処理装置では１ビットエラ
ーが発生した記憶装置における記憶素子を解析する手段
がないために記憶素子の交換が難しく、また適切な交換
時期を判断することができないという問題があった。

本発明はこのような事情に鑑みてなされたものであり、
１ビットエラーが多発する記憶素子を判定することがで
き、その記憶素子の交換時期を知ることができる情報処
理装置を提供することを目的とするものである。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、記憶装置からの読
出データ中に発生した１ビットエラー検出時のデータの
エラーアドレスとエラーシンドロームを複数、保持する
エラーバッファと、このエラーバッファから出力される
エラーシンドロームから１ビットエラーが発生したビッ
ト位置を計算する誤り位置検出回路と、エラーバッファ
に保持したエラーアドレスおよび誤り位置検出回路から
の出力データを受けてこれらのデータを中央処理装置か
らの読出要求に応じて出力する出力選択回路とを有し、
エラー検出・訂正回路は記憶装置からの読出データ中に
発生した１ビットエラーを訂正した訂正読出データを出
力選択回路に送出すると共に、検出した１ビットエラー
の発生したデータのエラーアドレスとエラーシンドロー
ムをエラーバッファに送出することを特徴とするもので
ある。

〔実施例〕

以下、本発明の実施例を図面を参照して説明する。

第１図には本発明に係わる情報処理装置の一実施例の構
成が示されている。同図において、アドレスバス１０お
よびデータバス２０を介して記憶装置３０と図示しない
中央処理装置とが接続されている。

中央処理装置から記憶装置３０に対して書込要求がある
と、ＦＣＣ発生回路４０はデータバス２０上に出力され
た書込データに対するＥＣＣビットを発生し、記憶装置
入出力データパス１００を介して記憶装置３０内の記憶
素子に対してメモリ書き込みを行う。

一方、中央処理装置から記憶装置３０に対して読出要求
が出された場合にはＥＣＣチエツク回路５０により読出
テ°−夕のエラーチエツクコード（ＦＣＣ）のチエツク
が行われ、読出データに１ビットエラーが検出された場
合には読出データは訂正され、２ビットエラーが検出さ
れた場合には読出データの訂正は行われずにＥＣＣ修正
データ１１０が出力選択回路８０を介してデータバス２
０に出力され、中央処理装置に送出される。

本実施例では、中央処理装置の記憶装置３０に対する読
出要求時に、１ビットエラーが発生した際にＥＣＣチエ
ツク回路５０はタイミング発生回路９０に１ビツト工ラ
ー検出信号１１２を出力する。タイミング発生回路９０
はエラーバッファ６０に対してエラーバッファ番号をイ
ンクリメントし、エラーバッファ番号指示信号１１４に
よりエラーバッファ番号を通知すると共に、エラーバッ
ファ書込パルス１１６を送り、１ビットエラー発生時の
記憶素子切替アドレス１１８およびＥＣＣシンドローム
１２０を格納する。

一方、アドレスバスｌＯを介して中央処理装置よりタイ
ミング発生回路９０に対してエラーバッファ読出指示１
３０が出されると、タイミング発主回路９０はエラーバ
ッファ番号指示信号１１４をエラーバッファ６０に出力
する。この結果エラーバッファ６０よりエラーバッファ
番号指示信号１１４により示されたエラー記憶素子番号
１４０が出力選択回路８０に、またエラーシンドローム
１４２が誤り検出回路７０にそれぞれ出力される。誤り
検出回路７０では入力されたエラーシンドロームからエ
ラーピット位置を計算し、このエラーピット位置を示す
データ誤り位置信号１５０を出力選択回路８０に出力す
る。

出力選択回路８０はアドレスバス１０およびデータバス
２０を介して接続される中央処理装置に対してエラーバ
ッファ番号をインクリメントしつつ、順次、エラー記憶
素子番号１４０およびデータ誤り位置信号１５０を送出
する。この結果、中央処理装置ではエラーバッファ内に
格納されたエラー記憶素子番号とデータ誤り位置を判定
することができ、１ビットエラーの多発する記憶素子の
交換時期を知ることができる。

〔発明の効果〕

以上に説明したように本発明では１ビットエラーの発生
アドレスとシンドロームを複数個のバッファからなるエ
ラーバッファに順次格納し、必要に応じてエラーバッフ
ァよりエラーアドレスと、シンドロームから計算される
１ビットエラーのデータ位置を複数個読み出すことがで
きるように構成したので、１ビットエラーの多発する記
憶素子を判定することができ、それ故その交換時期を知
ることが可能となる。

【図面の簡単な説明】

第１図は本発明に係わる情報処理装置の一実施例の構成
を示すブロック図である。 １０・・・・・・アドレスバス、 ２０・・・・・・データバス、 ３０・・・・・・記憶装置、 ４０・・・・・・ＥＣＣ発生回路、 ５０・・・・・・ＥＣＣチエツク回路、６０・・・・・
・エラーバッファ、 ７０・・・・・・誤り位置検出回路、 ８０・・・・・・出力選択回路、 ９０・・・・・・タイミング発生回路。

Claims (1)

1. 【特許請求の範囲】 中央処理装置と、記憶装置と、この記憶装置からの読出
   データ中に発生した１ビットエラーを検出・訂正するエ
   ラー検出・訂正回路を備えた情報処理装置において、 １ビットエラー検出時のデータのエラーアドレスとエラ
   ーシンドロームを複数、保持するエラーバッファと、 このエラーバッファから出力されるエラーシンドローム
   から１ビットエラーが発生したビット位置を計算する誤
   り位置検出回路と、 前記エラーバッファに保持したエラーアドレスおよび誤
   り位置検出回路からの出力データを受けてこれらのデー
   タを中央処理装置からの読出要求に応じて出力する出力
   選択回路とを有し、前記エラー検出・訂正回路は記憶装
   置からの読出データ中に発生した１ビットエラーを訂正
   した訂正読出データを出力選択回路に送出すると共に、
   検出した１ビットエラーの発生したデータのエラーアド
   レスとエラーシンドロームを前記エラーバッファに送出
   することを特徴とする情報処理装置。