JPH021979A - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
- Publication number
- JPH021979A JPH021979A JP63142998A JP14299888A JPH021979A JP H021979 A JPH021979 A JP H021979A JP 63142998 A JP63142998 A JP 63142998A JP 14299888 A JP14299888 A JP 14299888A JP H021979 A JPH021979 A JP H021979A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- contact layer
- layer
- semiconductor layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 230000003287 optical effect Effects 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 10
- 239000013078 crystal Substances 0.000 claims abstract description 5
- 230000005693 optoelectronics Effects 0.000 claims description 17
- 238000000034 method Methods 0.000 abstract description 19
- 238000005253 cladding Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Semiconductor Lasers (AREA)
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光電子集積回路の製造方法に関する。
光通信技術の進歩に伴い、その適用分野は基幹伝送系か
ら加入者系・ＬＡＮ・データリンク等のシステムへ急速
にひろがりつつある。このような光システムの高度化に
対応する為には、光デバイスのより高性能化・高機能化
が不可欠である。
ら加入者系・ＬＡＮ・データリンク等のシステムへ急速
にひろがりつつある。このような光システムの高度化に
対応する為には、光デバイスのより高性能化・高機能化
が不可欠である。
光電子集積回路は、これらの光システムの核となるキー
デバイスのひとつである。そこで、低価格・小型・高信
頼・無調整化といった集積による基本的利点の他、高速
化・高感度化といった光デバイスの性能改善、さらには
光配線・光交換といった将来の光システムを支える高機
能・新機能デバイスの実現を狙いとして光電子集積回路
の開発が精力的に行われている。
デバイスのひとつである。そこで、低価格・小型・高信
頼・無調整化といった集積による基本的利点の他、高速
化・高感度化といった光デバイスの性能改善、さらには
光配線・光交換といった将来の光システムを支える高機
能・新機能デバイスの実現を狙いとして光電子集積回路
の開発が精力的に行われている。
光電子集積回路を高性能化するには、用いられる電子素
子に於て１μｍ以下のゲート電極を再現性よく形成でき
る微細電極形成プロセス技術が必要である。光電子集積
回路を製作する場、合、光素子と電子素子の層構造の違
いから、ウェハ内で数μｍの段差が生じる。この為、通
常のホトリソグラフイー技術を用いて光電子集積回路を
製作すると、マスクパターンの拡がりによって１μｍ以
下の微細パターンの形成が難しい。このパターンの拡が
りを解決するために段差基板を用い１、段差下部に光素
子を段差上部に電子素子を形成して光素子と電子素子の
高さを一致させる方法が知られている。このような段差
構造の光電子集積回路としては、例えば寺門他３名の発
明による特願昭６２０７２０５３号の発明がある。
子に於て１μｍ以下のゲート電極を再現性よく形成でき
る微細電極形成プロセス技術が必要である。光電子集積
回路を製作する場、合、光素子と電子素子の層構造の違
いから、ウェハ内で数μｍの段差が生じる。この為、通
常のホトリソグラフイー技術を用いて光電子集積回路を
製作すると、マスクパターンの拡がりによって１μｍ以
下の微細パターンの形成が難しい。このパターンの拡が
りを解決するために段差基板を用い１、段差下部に光素
子を段差上部に電子素子を形成して光素子と電子素子の
高さを一致させる方法が知られている。このような段差
構造の光電子集積回路としては、例えば寺門他３名の発
明による特願昭６２０７２０５３号の発明がある。
しかしながら、この従来例に於いては光素子と電子素子
の高さは一致しているものの光素子かメサ構造でありウ
ェハ内に数μｍ程度の段差があるから、段差部に於いて
レジストの切れによるパターン不良か生しやすい。この
パターン不良を防ぐために電極形成プロセスにおいて２
μｍ程度のＪＷみを有する厚膜レジストを用いていた。
の高さは一致しているものの光素子かメサ構造でありウ
ェハ内に数μｍ程度の段差があるから、段差部に於いて
レジストの切れによるパターン不良か生しやすい。この
パターン不良を防ぐために電極形成プロセスにおいて２
μｍ程度のＪＷみを有する厚膜レジストを用いていた。
しかしながら厚膜レジストを用いるとゲート長が１μｍ
以下のゲート電極を再現性よく形成することが困惟であ
り、そのためＦＥＴの高性能化が難しくさらに特性のほ
らつきも大きい。結果として、光電子＜、ｐ １回路と
して十分な素子特性が得られないばかりでなく、特性の
均一性に欠くという欠点を有していた。
以下のゲート電極を再現性よく形成することが困惟であ
り、そのためＦＥＴの高性能化が難しくさらに特性のほ
らつきも大きい。結果として、光電子＜、ｐ １回路と
して十分な素子特性が得られないばかりでなく、特性の
均一性に欠くという欠点を有していた。
本発明の目的は、これらの欠点を除去し高性能な光電子
集積回路が再現性よく得られる製造方法と提供すること
にある。
集積回路が再現性よく得られる製造方法と提供すること
にある。
前述の問題点を解決し上記目的を達成するために、本発
明か提供する光電子集積回路の製造方法は、光素子と電
子素子とが同一基板上にモノリシックに集積されている
光電子集積回路の製造方法において、半絶縁性基板上に
前記光素子の半導体層と前記電子素子の半導体層とを各
々選択的に結晶成長しウェハの平坦化を行う工程、前記
電子素子の電極を形成する工程、この電極形成工程の後
に前記光素子の半導体層の一部を除去してコンタクト層
を露出するエツチング工程、前記エツチング工程で露出
したコンタクト層上に電極を形成する工程とを含むこと
を特徴とする。
明か提供する光電子集積回路の製造方法は、光素子と電
子素子とが同一基板上にモノリシックに集積されている
光電子集積回路の製造方法において、半絶縁性基板上に
前記光素子の半導体層と前記電子素子の半導体層とを各
々選択的に結晶成長しウェハの平坦化を行う工程、前記
電子素子の電極を形成する工程、この電極形成工程の後
に前記光素子の半導体層の一部を除去してコンタクト層
を露出するエツチング工程、前記エツチング工程で露出
したコンタクト層上に電極を形成する工程とを含むこと
を特徴とする。
本発明では、光素子の半導体層と電子素子の半導体層と
を選択的に結晶成長しウェハの平坦化を行い、電子素子
のゲート電極を形成した後に光素子の基板側のコンタク
ト層を露出するためのエツチングとそのコンタクト層上
に電極を形成することにより、電子素子に於いて１μｍ
以下の微細ケート電極を再現性よく製作することが可能
となる。従って、本発明の方法の採用により、ウェハ内
で均一性を保ちながらゲート長を１μｍ以下にすること
か可能となり、トランジスタの高性能化高歩留り化か図
れ、結果として高性能な光電子集積回路を再現性よく製
作できる。
を選択的に結晶成長しウェハの平坦化を行い、電子素子
のゲート電極を形成した後に光素子の基板側のコンタク
ト層を露出するためのエツチングとそのコンタクト層上
に電極を形成することにより、電子素子に於いて１μｍ
以下の微細ケート電極を再現性よく製作することが可能
となる。従って、本発明の方法の採用により、ウェハ内
で均一性を保ちながらゲート長を１μｍ以下にすること
か可能となり、トランジスタの高性能化高歩留り化か図
れ、結果として高性能な光電子集積回路を再現性よく製
作できる。
次に図面を参照して本発明の実施例の製造方法を詳細に
説明する。
説明する。
第１図は実施例の方法で製作された光電子４ＬＶｉ。
回路の断面図であり、半導体レーザ１と電界効果トラン
ジスタ２を集積した例である。第２図（ａ）〜（ｄ）は
、本実施例の光電子集積回路の製作工程図である。先ず
、ＩｎＰからなる半絶縁性半導体基板１０上に液相成長
法又は気相成長法又は分子線成長法等により、ｎ −Ｉ
ｎＧａＡｓＰよりなる第一のコンタクト層１１（厚さ０
．５μｍ、キャリア濃度５ Ｘ １０１８ｃｍ−’）
、ｎ −［ｎＰよりなる第一のクラッド層１２（厚さ１
．０μｍ、キャリア濃度５ Ｘ １０ ”ｃｍ−’）
、ＩｎＧａＡｓＰよりなる活性層１３（厚さ０．１ＪＪ
、ｍ、ノンドープ）、Ｐ−１ｎＰよりなる第二のクラッ
ド層１４（厚さ１．５μｍ、キャリア濃度５ Ｘ １０
１８ｃｍ−’）を成長し、第二のクラッド層１４と活性
層１３をメサエッチングした後、ｐ −ＩｎＰよりなる
第一の電流ブロック層１５（厚さ０．５μｍ、キャリア
濃度５ Ｘ １０ ”ｃｍ−’） 、ｎＩｎＰよりなる
第二の電流ブロック層１６（厚さ０．５μｍ、キャリア
濃度Ｉ Ｘ １０ ”ａｍ−３＞ 、ｐ＝ＩｎＰよりな
る埋め込み層１７（厚さ１．０μｍ、キャリア濃度１
ｘ ｌ Ｏ１８ｃｍ−３） 、ｐ −１ｎＧａＡｓＰよ
りなる第二のコンタクト層１８（厚さ０．５μｍ、キャ
リア濃度５ Ｘ １０ ′８ｃｍ−’）を成長し、埋め
込み型の半導体レーザ１を形成する（第１図（ａ））。
ジスタ２を集積した例である。第２図（ａ）〜（ｄ）は
、本実施例の光電子集積回路の製作工程図である。先ず
、ＩｎＰからなる半絶縁性半導体基板１０上に液相成長
法又は気相成長法又は分子線成長法等により、ｎ −Ｉ
ｎＧａＡｓＰよりなる第一のコンタクト層１１（厚さ０
．５μｍ、キャリア濃度５ Ｘ １０１８ｃｍ−’）
、ｎ −［ｎＰよりなる第一のクラッド層１２（厚さ１
．０μｍ、キャリア濃度５ Ｘ １０ ”ｃｍ−’）
、ＩｎＧａＡｓＰよりなる活性層１３（厚さ０．１ＪＪ
、ｍ、ノンドープ）、Ｐ−１ｎＰよりなる第二のクラッ
ド層１４（厚さ１．５μｍ、キャリア濃度５ Ｘ １０
１８ｃｍ−’）を成長し、第二のクラッド層１４と活性
層１３をメサエッチングした後、ｐ −ＩｎＰよりなる
第一の電流ブロック層１５（厚さ０．５μｍ、キャリア
濃度５ Ｘ １０ ”ｃｍ−’） 、ｎＩｎＰよりなる
第二の電流ブロック層１６（厚さ０．５μｍ、キャリア
濃度Ｉ Ｘ １０ ”ａｍ−３＞ 、ｐ＝ＩｎＰよりな
る埋め込み層１７（厚さ１．０μｍ、キャリア濃度１
ｘ ｌ Ｏ１８ｃｍ−３） 、ｐ −１ｎＧａＡｓＰよ
りなる第二のコンタクト層１８（厚さ０．５μｍ、キャ
リア濃度５ Ｘ １０ ′８ｃｍ−’）を成長し、埋め
込み型の半導体レーザ１を形成する（第１図（ａ））。
次に、５ｉ０２よりなるマスク１つを施し半導体レーザ
１をメサストライプ化し、半絶縁性半導体基板１０を露
出させた後、気相成長法又は分子線成長法によりＩｎＰ
よりなる第一の高抵抗層２０（厚さ１．５ ａｍ、 Ｆ
ｅドープ） 、ＧａＡｓよりなる第二の高抵抗層２１（
厚さ１．５μｍ、ノンドープ）、ｎ−ＧａＡｓよりなる
能動層２２（厚さ０．３μｍ、キャリア濃度Ｉ Ｘ １
０ ”ｃｍ−’）を成長しウェハの平坦化をおこなう（
第２図（ｂ））。次に、能動層２２を選択的にエツチン
グ除去し電界効果トランジスタ（ＦＥＴ）形成領域２３
を区画する。誘電体膜２４を形成後ＡｕＺｎからなる半
導体レーザ１の第一の電極２８、ＡｕＧｅＮｉからなる
ＦＥＴ２のソース電ｊｉ２５、ドレイン電極２６、入１
からなるゲート電÷２７を形成する（第２図（Ｃ））。
１をメサストライプ化し、半絶縁性半導体基板１０を露
出させた後、気相成長法又は分子線成長法によりＩｎＰ
よりなる第一の高抵抗層２０（厚さ１．５ ａｍ、 Ｆ
ｅドープ） 、ＧａＡｓよりなる第二の高抵抗層２１（
厚さ１．５μｍ、ノンドープ）、ｎ−ＧａＡｓよりなる
能動層２２（厚さ０．３μｍ、キャリア濃度Ｉ Ｘ １
０ ”ｃｍ−’）を成長しウェハの平坦化をおこなう（
第２図（ｂ））。次に、能動層２２を選択的にエツチン
グ除去し電界効果トランジスタ（ＦＥＴ）形成領域２３
を区画する。誘電体膜２４を形成後ＡｕＺｎからなる半
導体レーザ１の第一の電極２８、ＡｕＧｅＮｉからなる
ＦＥＴ２のソース電ｊｉ２５、ドレイン電極２６、入１
からなるゲート電÷２７を形成する（第２図（Ｃ））。
次に、活性；１１３近傍の半導体レーザ１の半導体層１
８゜１７．１６，１５．１２をエツチング除去して溝２
９を形成し、第一のコンタクト層１１を露出させる。誘
電体１３１形成後溝内に露出した第一のコンタクト層１
１上にＡｕＧｅＮｉからなる第二の電極３０を形成する
（第２図（ｄ））。最後に、Ｔｉ／Ａｕからなる配線３
２を形成し、本実施例の光電子集積回路が完成する（第
１図）。
８゜１７．１６，１５．１２をエツチング除去して溝２
９を形成し、第一のコンタクト層１１を露出させる。誘
電体１３１形成後溝内に露出した第一のコンタクト層１
１上にＡｕＧｅＮｉからなる第二の電極３０を形成する
（第２図（ｄ））。最後に、Ｔｉ／Ａｕからなる配線３
２を形成し、本実施例の光電子集積回路が完成する（第
１図）。
この様に、光素子の半導体層と電子素子の半導体層とを
選択的に結晶成長しウェハの平坦化を行い、電子素子の
電極を形成した後に光素子の基板側のコンタクト層を露
出するためのエツチングとそのコンタクト層上に電極を
形成することにより、電極の微細化が容易となり１μｍ
以下のゲート長を有する高性能なトランジスタの製造が
可能になる。従って、本実施例の方法により高性能な光
電子集積回路を再現性よく製作できる。
選択的に結晶成長しウェハの平坦化を行い、電子素子の
電極を形成した後に光素子の基板側のコンタクト層を露
出するためのエツチングとそのコンタクト層上に電極を
形成することにより、電極の微細化が容易となり１μｍ
以下のゲート長を有する高性能なトランジスタの製造が
可能になる。従って、本実施例の方法により高性能な光
電子集積回路を再現性よく製作できる。
尚、上記の実施例に於ては寸法例も示したが、結晶成長
の様子は成長法・条件等で大幅に変化するからそれらと
共に適切な寸法を採用すべきことはゆうまでもない。又
、電極金属・配線金属の種類に関して制限はない。電子
素子に関してＧａＡｓＭＥＳＦＥＴを用いたが、ＩｎＰ
系トランジスタ例えばＡｌＧａＡｓ／ＩｎＧａＡｓ Ｍ
Ｅ Ｓ Ｆ Ｅ Ｔ、接合型ＦＥＴ、Ｍ Ｉ ５ＦＥ
Ｔ等を使用してもよく、さらに光素子に関して半導体レ
ーザの代わりにＰＩＮフォトタイオード、導波路形光ス
イッチ等を使用してもよいことは改めて詳細に説明する
までもなく明らかなことである。
の様子は成長法・条件等で大幅に変化するからそれらと
共に適切な寸法を採用すべきことはゆうまでもない。又
、電極金属・配線金属の種類に関して制限はない。電子
素子に関してＧａＡｓＭＥＳＦＥＴを用いたが、ＩｎＰ
系トランジスタ例えばＡｌＧａＡｓ／ＩｎＧａＡｓ Ｍ
Ｅ Ｓ Ｆ Ｅ Ｔ、接合型ＦＥＴ、Ｍ Ｉ ５ＦＥ
Ｔ等を使用してもよく、さらに光素子に関して半導体レ
ーザの代わりにＰＩＮフォトタイオード、導波路形光ス
イッチ等を使用してもよいことは改めて詳細に説明する
までもなく明らかなことである。
］発明の効果〕
以上詳述したように、本発明によれば、光素子の半導体
層と電子素子の半導体層とを選択的に結晶成長してウェ
ハの平坦化を行い、電子素子の電極を形成した後に光素
子の基板側のコンタクト層を露出するためのエツチング
とそのコンタクト層上に電極を形成することにより、電
極の微細化が容易となり１μｍ以下のゲート長を有する
高性能なトランジスタの製造が可能になる。従って、本
実施例の方法により高性能な光電子集積回路を再現性よ
く製作できる。
層と電子素子の半導体層とを選択的に結晶成長してウェ
ハの平坦化を行い、電子素子の電極を形成した後に光素
子の基板側のコンタクト層を露出するためのエツチング
とそのコンタクト層上に電極を形成することにより、電
極の微細化が容易となり１μｍ以下のゲート長を有する
高性能なトランジスタの製造が可能になる。従って、本
実施例の方法により高性能な光電子集積回路を再現性よ
く製作できる。
第１図は、本発明の実施例で製造された光電子集・積回
路の断面図、第２図（ａ）〜（ｄ）はその実施例の製作
工程図である。 １・・・半導体レーザ、２・・・電界効果トランジスタ
（ＦＥＴ）、１０・・・半絶縁性半導体基板、１１・・
・第一のコンタクト層、１２・・・第一のクラッド層、
１３・・・活性層、１４・・・第二のクラッド層、１５
・・・第一の電流ブロック層、１６・・・第二の電流ブ
ロック層、１７・・・埋め込み層、１８・・・第二のコ
ンタクト層、１つ・・・マスク、２０・・・第一の高抵
抗層、２１・・・第二の高抵抗層、２２・・・能動層、
２３・・・ＦＥＴ形成領域、２４・・・誘電体、２５・
・・ソース電極、２６・・・ドレイン電極、２７・・・
ゲート電極、２８胃−第一の電極、２９・・・溝、３０
・・・第二の電極、３１・・・誘電体、３２・・・配線
。 代理人 弁理士 内 原 音 煮１図 ガＺ図
路の断面図、第２図（ａ）〜（ｄ）はその実施例の製作
工程図である。 １・・・半導体レーザ、２・・・電界効果トランジスタ
（ＦＥＴ）、１０・・・半絶縁性半導体基板、１１・・
・第一のコンタクト層、１２・・・第一のクラッド層、
１３・・・活性層、１４・・・第二のクラッド層、１５
・・・第一の電流ブロック層、１６・・・第二の電流ブ
ロック層、１７・・・埋め込み層、１８・・・第二のコ
ンタクト層、１つ・・・マスク、２０・・・第一の高抵
抗層、２１・・・第二の高抵抗層、２２・・・能動層、
２３・・・ＦＥＴ形成領域、２４・・・誘電体、２５・
・・ソース電極、２６・・・ドレイン電極、２７・・・
ゲート電極、２８胃−第一の電極、２９・・・溝、３０
・・・第二の電極、３１・・・誘電体、３２・・・配線
。 代理人 弁理士 内 原 音 煮１図 ガＺ図
Claims (1)
- 半絶縁性基板上に光素子の半導体層と電子素子の半導体
層とを各々選択的に結晶成長しウェハの平坦化を行う工
程、前記電子素子の電極を形成する工程、この電極形成
工程の後に前記光素子の半導体層の一部を除去して基板
側のコンタクト層を露出するエッチング工程、前記エッ
チング工程で露出したコンタクト層上に電極を形成する
工程とを含むことを特徴とする光電子集積回路の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142998A JPH021979A (ja) | 1988-06-09 | 1988-06-09 | 光電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142998A JPH021979A (ja) | 1988-06-09 | 1988-06-09 | 光電子集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021979A true JPH021979A (ja) | 1990-01-08 |
Family
ID=15328563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142998A Pending JPH021979A (ja) | 1988-06-09 | 1988-06-09 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019057653A (ja) * | 2017-09-21 | 2019-04-11 | 富士ゼロックス株式会社 | 発光部品、プリントヘッド、画像形成装置及び発光部品の製造方法 |
-
1988
- 1988-06-09 JP JP63142998A patent/JPH021979A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019057653A (ja) * | 2017-09-21 | 2019-04-11 | 富士ゼロックス株式会社 | 発光部品、プリントヘッド、画像形成装置及び発光部品の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0233725B1 (en) | Opto-Electronic Device and Method for its Manufacture | |
| US4625225A (en) | Integrated light detection or generation means and amplifying means | |
| US5242839A (en) | Method of manufacturing an integrated photoelectric receiving device | |
| JPH0212968A (ja) | 集積された多量子井戸光子及び電子デバイス | |
| JPH01146390A (ja) | 半導体デバイス | |
| US5357127A (en) | Pin heterojunction photo diode with undercut gate jifet | |
| CA1274900A (en) | Field-effect transistor and the same associated with an optical semiconductor device | |
| US5665612A (en) | Method for fabricating a planar buried heterostructure laser diode | |
| CA2051453C (en) | Long wavelength transmitter opto-electronic integrated circuit | |
| EP0390061B1 (de) | Verfahren zur Herstellung monolithisch integrierter optoelektronischer Module | |
| US5084410A (en) | Method of manufacturing semiconductor devices | |
| JPH021979A (ja) | 光電子集積回路の製造方法 | |
| US6031857A (en) | Semiconductor device having a current-constricting spaces and method of manufacturing the device | |
| JP2626149B2 (ja) | 光電子集積回路の製造方法 | |
| JPH01109764A (ja) | 光電子集積回路 | |
| JP3346975B2 (ja) | 光半導体装置およびその製造方法 | |
| JP2652647B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| KR100319774B1 (ko) | 자동정렬 구조의 평면 매립형 반도체 레이저 제조방법 | |
| JPS63211788A (ja) | 半導体レ−ザおよびその製造方法 | |
| JP3199414B2 (ja) | 光電子集積回路装置 | |
| JPH01117069A (ja) | 電界効果トランジスタの製造方法 | |
| JPH01115156A (ja) | 光電子集積回路の製造方法 | |
| JP2940185B2 (ja) | 埋め込み型半導体レーザ | |
| JPS6062175A (ja) | 半導体装置の製造方法 | |
| JPH01296663A (ja) | 光電子集積回路 |