JPH02198174A - 横形ｄｓａ・ｍｏｓｆｅｔ - Google Patents
横形ｄｓａ・ｍｏｓｆｅｔInfo
- Publication number
- JPH02198174A JPH02198174A JP1615389A JP1615389A JPH02198174A JP H02198174 A JPH02198174 A JP H02198174A JP 1615389 A JP1615389 A JP 1615389A JP 1615389 A JP1615389 A JP 1615389A JP H02198174 A JPH02198174 A JP H02198174A
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- JP
- Japan
- Prior art keywords
- gate
- region
- dsa
- mosfet
- horizontal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り特に横形１）ＳＡ（二重拡散
自己整合方式）パワーＭ（ＪＳＦＥＴに好適なユニット
セル構造に関する。
自己整合方式）パワーＭ（ＪＳＦＥＴに好適なユニット
セル構造に関する。
横形ＤｓＡバ”）−ＭＯ８ＦＥ’ｌ’ｕ半導体基体（７
）−主面上に形成した絶縁ゲートをマスクとして異なる
導電型の不純物の２重拡散により自己整合的にチャネル
長を規定するとともに、同じ主面の他部にドレイン取出
し領域を形成するものである。
）−主面上に形成した絶縁ゲートをマスクとして異なる
導電型の不純物の２重拡散により自己整合的にチャネル
長を規定するとともに、同じ主面の他部にドレイン取出
し領域を形成するものである。
そのゲート電極配ｔｔＦｉ、従来からあるストライプ配
［あるいは、（東日本ニス・ニス・ティ発行ソリッドス
テートテクノロジー（Ｓｏｌｊｄ ５ｔａｔｅｔｅｃ
ｈｎｏｌｏｇｙ）日本版（１９８６年１月発行）の第４
６頁に記載しであるようなセルラー（ハチの巣）状構造
がある。このハチの巣配ｆ／ｆｉ縦横方向に所定間隔に
配置されたソース・コンタクト部を枠状のボ＋）Ｓｉゲ
ートで完全に取り囲み、それらをボＩＪ Ｓ ｉの接続
片を介して一方向に連続するレイアウトを有する。
［あるいは、（東日本ニス・ニス・ティ発行ソリッドス
テートテクノロジー（Ｓｏｌｊｄ ５ｔａｔｅｔｅｃ
ｈｎｏｌｏｇｙ）日本版（１９８６年１月発行）の第４
６頁に記載しであるようなセルラー（ハチの巣）状構造
がある。このハチの巣配ｆ／ｆｉ縦横方向に所定間隔に
配置されたソース・コンタクト部を枠状のボ＋）Ｓｉゲ
ートで完全に取り囲み、それらをボＩＪ Ｓ ｉの接続
片を介して一方向に連続するレイアウトを有する。
ストライプ配置のゲート電極構造を有するＭＵＳＦＥＴ
Ｆｉ単位面積当りのゲート幅が短かく、オン抵抗が大き
い。
Ｆｉ単位面積当りのゲート幅が短かく、オン抵抗が大き
い。
ハチの巣装置のゲート電極構造を有するＭＯＢＦ ｇ
’１’では、第３図に示すようにセルごとに枠状のゲー
ト部分１を接続する部分６のゲート電極直下にチャネル
の形成されない不活性部が存在するために単位面積に占
めるゲート幅の割合が少ない。
’１’では、第３図に示すようにセルごとに枠状のゲー
ト部分１を接続する部分６のゲート電極直下にチャネル
の形成されない不活性部が存在するために単位面積に占
めるゲート幅の割合が少ない。
このため所要とする値のオン抵抗とするには、ユニット
セル数を多くする必要があり、このためチップサイズが
大きいものとなってしまう。
セル数を多くする必要があり、このためチップサイズが
大きいものとなってしまう。
また、ハチの巣装置の電極構造では、ソース・ドレイン
耐圧が充分に得られないという欠点がある。
耐圧が充分に得られないという欠点がある。
本発明は上記した問題を解決するものであって、その目
的は、パワーＭＯ８部の冥装密度を向上し、低オン抵抗
化とソース・ドレイン耐圧の向上にある。
的は、パワーＭＯ８部の冥装密度を向上し、低オン抵抗
化とソース・ドレイン耐圧の向上にある。
上記目的を達成する九めに、本発明の横形ＤＳＡ −Ｍ
ＯＳ ＦＥ ’１’ においては、ゲートとドレイン
取出し領域との間の半導体表面にオフセット領域を設け
、あるいはオフセット領域を設けるとともに、ケートの
平面形状が格子状もしくはメツシー状になるように形成
するものである。
ＯＳ ＦＥ ’１’ においては、ゲートとドレイン
取出し領域との間の半導体表面にオフセット領域を設け
、あるいはオフセット領域を設けるとともに、ケートの
平面形状が格子状もしくはメツシー状になるように形成
するものである。
ゲートとドレイン取出し領域の間の半導体表面に高抵抗
のオフセット領域を設けることで、ソース・ドレイン耐
圧を高めることができる。
のオフセット領域を設けることで、ソース・ドレイン耐
圧を高めることができる。
ゲートの平面形状を格子状、次とえば四角形メツシー状
にすることで、ゲート［化膜を挾むポリＳｉ下部にでき
るチャネル領域もメツシュ状に形成され、単位面積当り
のチャネル幅を増し、ドレイン電流を大きくできる。こ
のためチャネル部の抵抗が低下しオン抵抗を小さくでき
る。
にすることで、ゲート［化膜を挾むポリＳｉ下部にでき
るチャネル領域もメツシュ状に形成され、単位面積当り
のチャネル幅を増し、ドレイン電流を大きくできる。こ
のためチャネル部の抵抗が低下しオン抵抗を小さくでき
る。
本発明の一笑施例について図面を参照し説明する。
第１図は横形ＵＳＡパワーＭＯ８ＦＥＴの数個のセルを
示す平面図であり、第２図は第１図におけるＡ−Ａ税制
断面図である。
示す平面図であり、第２図は第１図におけるＡ−Ａ税制
断面図である。
１はボＩＪ ｆ３ ｉ絶縁ゲート電極であってＳｉ基板
７の一主面上に平面からみて、格子状、あるいはメツシ
ュ状に形成される。
７の一主面上に平面からみて、格子状、あるいはメツシ
ュ状に形成される。
ゲート電極１に囲まれた横長矩形、あるいは四角形の半
導体領域表面にドレイン領域２．ソース領域３が隣り合
って交互に形成される。
導体領域表面にドレイン領域２．ソース領域３が隣り合
って交互に形成される。
ドレイン領域２は第２図に示すように基板表面に高濃度
ｎ土層（ドレイン取出し部→を形成したし之もので、第
１図に示す小さい四角の実線で囲む部分２ａがドレイン
電極のコンタクト部である。
ｎ土層（ドレイン取出し部→を形成したし之もので、第
１図に示す小さい四角の実線で囲む部分２ａがドレイン
電極のコンタクト部である。
ドレイン領域のソース側に、第２図の断面図に示すよう
に低濃度のｎ−層からなるオフセット部４が形成される
。
に低濃度のｎ−層からなるオフセット部４が形成される
。
ソース領域３はｐ層からなるチャネル部５の表面に高濃
度のｎ十層を形成したもので、第１図に示す四角の実線
で囲む部分３ａがソース電極のコンタクト部である。
度のｎ十層を形成したもので、第１図に示す四角の実線
で囲む部分３ａがソース電極のコンタクト部である。
５Ｖｉｐ型ウエルで、ソース領域３の直下に深く拡散さ
れる。
れる。
第４図は上記オフセット部のゲートからの長さ、すなわ
ちオフセット長り几を１〜３μｍに採った場合のドレイ
ン耐圧およびオン抵抗の値である。
ちオフセット長り几を１〜３μｍに採った場合のドレイ
ン耐圧およびオン抵抗の値である。
第５図乃至第８図は横形ＩＪＳＡパワーＭ ＯＳ ＦＥ
’１１’の製造プロセスの一例を示す工程断面図であ
る。
’１１’の製造プロセスの一例を示す工程断面図であ
る。
（１） 半導体基体（ｎ型：ａｒ）７の表面にポリＳ
ｉゲート１を形成し、表面の一部をマスク材９で槍った
状態でＢ（ボロン）イオンヲ深く打込み、ｐウェル１０
を形成する（第５図）。
ｉゲート１を形成し、表面の一部をマスク材９で槍った
状態でＢ（ボロン）イオンヲ深く打込み、ｐウェル１０
を形成する（第５図）。
（２）ソース側のマスク材を全都城り除き、ポリＳｉゲ
ート１をマスクにＢイオン打込み、チャネル部８を形成
する（第６図）。
ート１をマスクにＢイオン打込み、チャネル部８を形成
する（第６図）。
（３）新たに形成したマスク材１１のうちドレイン側を
取シ除き、低濃度ＡＳ（ヒ素）イオン打込みを行い、オ
フセット部のためのｎ−層４を形成する（第７図）。
取シ除き、低濃度ＡＳ（ヒ素）イオン打込みを行い、オ
フセット部のためのｎ−層４を形成する（第７図）。
（４） ドレイン側を囲むゲート寄りの部分及びソー
ス領域の一部をマスク材にて覆い、Ａｓ（ヒ素）を高濃
度にイオン打込みし、ドレイン側にドレイン取出［２用
ｎ十層２ソース側に自己整合的にソース領域３を形成す
る。
ス領域の一部をマスク材にて覆い、Ａｓ（ヒ素）を高濃
度にイオン打込みし、ドレイン側にドレイン取出［２用
ｎ十層２ソース側に自己整合的にソース領域３を形成す
る。
このようにして製造された横形ＤＳＡパワーＭＯＳ Ｆ
Ｅ ’１”において、ゲート電極が格子状又はメッシ
ェ状に形成されることにより、単位面積当りのゲート幅
を長く、すなわち、チャネル幅を長く形成することがで
き、オン抵抗の低減が可能となる。また、オフセット長
り几ｔ−１〜３μｍとすることにより、等電位線の集中
が緩和され、ドレイン耐圧の向上を図ることができる。
Ｅ ’１”において、ゲート電極が格子状又はメッシ
ェ状に形成されることにより、単位面積当りのゲート幅
を長く、すなわち、チャネル幅を長く形成することがで
き、オン抵抗の低減が可能となる。また、オフセット長
り几ｔ−１〜３μｍとすることにより、等電位線の集中
が緩和され、ドレイン耐圧の向上を図ることができる。
第９図は第１図に対応するＡＪ電極パターンを示すもの
で、ソース電極１３及びドレイン電極１４はゲート電極
１の格子の一方向に沿って平行に、かつ交互に形成され
る。
で、ソース電極１３及びドレイン電極１４はゲート電極
１の格子の一方向に沿って平行に、かつ交互に形成され
る。
第１０図はゲート電極１の格子（メッシ、）を真四角に
形成した場合であって、ソース電極１３及びドレイン電
極１４は斜め方向に平行にかつ交互に形成される。
形成した場合であって、ソース電極１３及びドレイン電
極１４は斜め方向に平行にかつ交互に形成される。
本発明は以上述べたように構成されており、以下に記載
のような効果を奏する。
のような効果を奏する。
パワーＭＯ８ＦＥ’Ｉ’において、コンタクトサイズポ
リＳｉゲート長を一定とし、ＭＯＳＦＥＴ部の面積を同
一と考えた場合に、ゲート幅はノ・チの巣形構造の場合
の約２倍となり、その結果、オフセット長ＬＲを１μｍ
とすればオン抵抗を約２０チ低減し、耐圧を６０％向上
し、ＬＲを３μｍととすればオン抵抗を約６％低減し、
耐圧を約２０チ向上することができた。
リＳｉゲート長を一定とし、ＭＯＳＦＥＴ部の面積を同
一と考えた場合に、ゲート幅はノ・チの巣形構造の場合
の約２倍となり、その結果、オフセット長ＬＲを１μｍ
とすればオン抵抗を約２０チ低減し、耐圧を６０％向上
し、ＬＲを３μｍととすればオン抵抗を約６％低減し、
耐圧を約２０チ向上することができた。
又、オン抵抗を一定とした場合、従来のハチの巣状構造
の場合と比較して、チップサイズを約３８チ縮小するこ
とが可能となった。
の場合と比較して、チップサイズを約３８チ縮小するこ
とが可能となった。
第１図は本発明の一実施例であって、ＭＯＳＦＥＴのゲ
ートパターンを示す平面図である。 第２図は第１図に対応する縦断面図である。 第３図は従来例であってＭ（ＪＳＦＥＴのゲートパター
ンを示す平面図である。 第４図はＭ ０８ Ｆ’ Ｅ Ｔにおけるオフセット長
ＬＲに対する耐圧及びオン抵抗の関係を示す曲線図であ
る。 第５図乃至第８図は本発明のＭＯ８１’ＥＴの製造プロ
セスを示す工程断面図である。 第９図は本発明の一実施例における１を極配置を示す平
面図である。 第１０図は本発明の他の一実施例における電極配置を示
す平面図である。 １・・・ポリＳｉゲート電極、２・・・ドレイン領域、
３・・・ソース領域、４・・・オフセット部、５・・・
チャネル部。 第 １ 図 第２図 σ−子℃チルモ５ 第 図 オマと・ソト＆Ｌｚ（μ７Ｒ） 第 図 （ト″し／〕肴テＩＩ） （・ノー、７４！３１１） 第 図 第 図 第 図
ートパターンを示す平面図である。 第２図は第１図に対応する縦断面図である。 第３図は従来例であってＭ（ＪＳＦＥＴのゲートパター
ンを示す平面図である。 第４図はＭ ０８ Ｆ’ Ｅ Ｔにおけるオフセット長
ＬＲに対する耐圧及びオン抵抗の関係を示す曲線図であ
る。 第５図乃至第８図は本発明のＭＯ８１’ＥＴの製造プロ
セスを示す工程断面図である。 第９図は本発明の一実施例における１を極配置を示す平
面図である。 第１０図は本発明の他の一実施例における電極配置を示
す平面図である。 １・・・ポリＳｉゲート電極、２・・・ドレイン領域、
３・・・ソース領域、４・・・オフセット部、５・・・
チャネル部。 第 １ 図 第２図 σ−子℃チルモ５ 第 図 オマと・ソト＆Ｌｚ（μ７Ｒ） 第 図 （ト″し／〕肴テＩＩ） （・ノー、７４！３１１） 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体基体の一主面上に絶縁ゲートを有し、この絶
縁ゲートを用いて２重拡散により自己整合的にチャネル
領域及びソース領域が形成され、上記主面の他部にドレ
イン取出し領域が形成された横形ＤＳＡ・ＭＯＳＦＥＴ
であって、上記ゲートとドレイン取出し領域との間の半
導体表面に高抵抗のオフセット領域が設けてあることを
特徴とする横形ＤＳＡ・ＭＯＳＦＥＴ。 ２、半導体基体の一主面上に絶縁ゲートを有し、この絶
縁ゲートを用いて２重拡散により自己整合的にチャネル
領域及びソース領域が形成され、上記主面の他部にドレ
イン取出し領域が形成された横形ＤＳＡ・ＭＯＳＦＥＴ
であって、上記ゲートとドレイン取出し領域との間の半
導体表面に高抵抗のオフセット領域が設けてあることを
特徴とする横形ＤＳＡ・ＭＯＳＦＥＴにおいて、上記ゲ
ートは平面形状が格子状もしくはメッシュ状に形成され
ていることを特徴とする横形ＤＳＡ・ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1615389A JPH02198174A (ja) | 1989-01-27 | 1989-01-27 | 横形ｄｓａ・ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1615389A JPH02198174A (ja) | 1989-01-27 | 1989-01-27 | 横形ｄｓａ・ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02198174A true JPH02198174A (ja) | 1990-08-06 |
Family
ID=11908561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1615389A Pending JPH02198174A (ja) | 1989-01-27 | 1989-01-27 | 横形ｄｓａ・ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02198174A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302903A (ja) * | 1994-04-28 | 1995-11-14 | Nippon Motorola Ltd | Ｌｄｍｏｓ・ｆｅｔ |
| JP2010080877A (ja) * | 2008-09-29 | 2010-04-08 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2011159755A (ja) * | 2010-01-29 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体装置 |
-
1989
- 1989-01-27 JP JP1615389A patent/JPH02198174A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302903A (ja) * | 1994-04-28 | 1995-11-14 | Nippon Motorola Ltd | Ｌｄｍｏｓ・ｆｅｔ |
| JP2010080877A (ja) * | 2008-09-29 | 2010-04-08 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2011159755A (ja) * | 2010-01-29 | 2011-08-18 | Sanyo Electric Co Ltd | 半導体装置 |
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