JPS6373670A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPS6373670A JPS6373670A JP61218432A JP21843286A JPS6373670A JP S6373670 A JPS6373670 A JP S6373670A JP 61218432 A JP61218432 A JP 61218432A JP 21843286 A JP21843286 A JP 21843286A JP S6373670 A JPS6373670 A JP S6373670A
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- Japan
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- type
- width
- gate electrode
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、導電変調型ＭＯ３ＦＥＴに関する。
（従来の技術）
近年、電力用スイッチング素子として、Ｄ Ｓ Ａ （
Ｄ １Ｈｕｓｉｏｎ Ｓ ｅｌｆ Ａ Ｉｉｎｇｎ
）法によりソースおよびチャネル領域を形成するパワ
ーＭＯ３ＦＥＴが市場に現れている。しこしこの素子は
１０００Ｖ以上の高耐圧ではオン抵抗が高くなってしま
い、大Ｎ流を流すことが難しい。これに代わる有力な素
子として、ドレイン領域にソースとは逆の導電型層を設
けることにより、高抵抗層に導電変調を起こさせてオン
抵抗を下げるようにした、いわゆる導電変調型ＭＯＳＦ
ＥＴが知られている。導電変調型ＭＯ３ＦＥＴは一般に
次のように形成される。ドレイン層となるｐ４″Ｓｉ基
板にｎ＋型バッファ層を介してｎ−型高抵抗層が形成さ
れる。この高抵抗層上にゲート絶縁膜を介してストライ
ブ状の開口を有するゲート電極が形成され、このゲート
電極をマスクとして不純物の二重拡散を行うことにより
、ｐ型ベース層とその端部に自己整合されたｎ型ソース
層が形成される。
Ｄ １Ｈｕｓｉｏｎ Ｓ ｅｌｆ Ａ Ｉｉｎｇｎ
）法によりソースおよびチャネル領域を形成するパワ
ーＭＯ３ＦＥＴが市場に現れている。しこしこの素子は
１０００Ｖ以上の高耐圧ではオン抵抗が高くなってしま
い、大Ｎ流を流すことが難しい。これに代わる有力な素
子として、ドレイン領域にソースとは逆の導電型層を設
けることにより、高抵抗層に導電変調を起こさせてオン
抵抗を下げるようにした、いわゆる導電変調型ＭＯＳＦ
ＥＴが知られている。導電変調型ＭＯ３ＦＥＴは一般に
次のように形成される。ドレイン層となるｐ４″Ｓｉ基
板にｎ＋型バッファ層を介してｎ−型高抵抗層が形成さ
れる。この高抵抗層上にゲート絶縁膜を介してストライ
ブ状の開口を有するゲート電極が形成され、このゲート
電極をマスクとして不純物の二重拡散を行うことにより
、ｐ型ベース層とその端部に自己整合されたｎ型ソース
層が形成される。
これにより、ゲート電橿下のｎ型ソース層とｎ−型高抵
抗層で挟まれたｐ型ベース層表面にチャネルｍ域が形成
される。ソース層とベース層には双方にコンタクトする
ソース電極が形成され、ドレイン層にはドレインＩＩＩ
が形成される。
抗層で挟まれたｐ型ベース層表面にチャネルｍ域が形成
される。ソース層とベース層には双方にコンタクトする
ソース電極が形成され、ドレイン層にはドレインＩＩＩ
が形成される。
この導電変調型ＭＯＳＦＥＴでは、ゲート電極に正電圧
を印加してターンオンする際、ｎ＋＋ソース層からチャ
ネル領域を通ってｎ−型高抵抗層に注入される電子電流
に対して、ｐ＋型トド１４２層ら正孔注入が起り、この
結果ｎ−型高抵抗層には多量のキャリア蓄積による導電
変調が起こる。
を印加してターンオンする際、ｎ＋＋ソース層からチャ
ネル領域を通ってｎ−型高抵抗層に注入される電子電流
に対して、ｐ＋型トド１４２層ら正孔注入が起り、この
結果ｎ−型高抵抗層には多量のキャリア蓄積による導電
変調が起こる。
ｎ−型高抵抗層に注入された正孔電流は、ｎ１型ソ一ス
層下のｐ型ベース層を通り、ソース電極にぬける。ソー
ス電極はｎ１型ソ一ス層とｐ型ベース層を短絡している
ため、サイリスタ動作は阻止される。ゲート・ソース間
電圧を零とすれば、素子はターンオフする。
層下のｐ型ベース層を通り、ソース電極にぬける。ソー
ス電極はｎ１型ソ一ス層とｐ型ベース層を短絡している
ため、サイリスタ動作は阻止される。ゲート・ソース間
電圧を零とすれば、素子はターンオフする。
この導電変調型ＭＯＳＦＥＴは、高耐圧化した場合にも
、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果と
して十分に低いオン電圧が１ｑられる。
、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果と
して十分に低いオン電圧が１ｑられる。
しかしながらこの導電変調型ＭＯＳＦＥＴにも未だ問題
がある。第１に、素子を流れる電流の密度が大きくなる
と、ソース層下の横方向抵抗による電圧降下が大きくな
る。そしてｐ型ベース層とｎ＋型リソース層間順バイア
スされるようになるとサイリスタ動作に入り、ゲート・
ソース間バイアスを零にしても素子がオフしない、いわ
ゆるラッチアップ現象が生じる。この問題を解決する方
法として従来、ｐ型ベース層を深く拡散する方法、ｐ型
ベース層内に重ねて深くｐ型層を拡散する方法等が採用
されている。しかしこれらの方法では、オン電圧の上昇
を招く。第６図はその様子を示すもので、ｐ型ベース層
の拡散深さＸｐとオン電圧ＶＦおよびラッチアップ電流
ＩＬの関係を示す。
がある。第１に、素子を流れる電流の密度が大きくなる
と、ソース層下の横方向抵抗による電圧降下が大きくな
る。そしてｐ型ベース層とｎ＋型リソース層間順バイア
スされるようになるとサイリスタ動作に入り、ゲート・
ソース間バイアスを零にしても素子がオフしない、いわ
ゆるラッチアップ現象が生じる。この問題を解決する方
法として従来、ｐ型ベース層を深く拡散する方法、ｐ型
ベース層内に重ねて深くｐ型層を拡散する方法等が採用
されている。しかしこれらの方法では、オン電圧の上昇
を招く。第６図はその様子を示すもので、ｐ型ベース層
の拡散深さＸｐとオン電圧ＶＦおよびラッチアップ電流
ＩＬの関係を示す。
オン電圧を低くするには、ｐ型ベース層の拡散深さＸｐ
は浅くしなければならないが、これによりラッチアップ
電流ＩＬは小さくなる。第２に、従来の導電変調型ＭＯ
３ＦＥＴでは負荷短絡耐量がまだ不十分である。導電変
調型ＭＯ３ＦＥＴをインバータ装置等に用いて負荷が短
絡した場合、ドレイン・ソース間には電源電圧電圧がそ
のままかかり過大な電流が流れるために、この状態が続
くと導電変調型ＭＯ５ＦＥＴは破壊される。これを防止
するためには保護回路が用いられるが、負荷短絡が発生
してから保護回路が作動するまでの概略１０μｓｅｃの
時間破壊しない耐量を有することが要求される。これが
負荷短絡耐量である。素子の順方向阻止電圧が高くなる
と数機い電圧も高くなり、負荷短絡耐量も大きくしなけ
ればならない。
は浅くしなければならないが、これによりラッチアップ
電流ＩＬは小さくなる。第２に、従来の導電変調型ＭＯ
３ＦＥＴでは負荷短絡耐量がまだ不十分である。導電変
調型ＭＯ３ＦＥＴをインバータ装置等に用いて負荷が短
絡した場合、ドレイン・ソース間には電源電圧電圧がそ
のままかかり過大な電流が流れるために、この状態が続
くと導電変調型ＭＯ５ＦＥＴは破壊される。これを防止
するためには保護回路が用いられるが、負荷短絡が発生
してから保護回路が作動するまでの概略１０μｓｅｃの
時間破壊しない耐量を有することが要求される。これが
負荷短絡耐量である。素子の順方向阻止電圧が高くなる
と数機い電圧も高くなり、負荷短絡耐量も大きくしなけ
ればならない。
（発明が解決しようとする問題点）
以上のように従来の導電変調型ＭＯＳＦＥＴは、オン電
圧を上昇させることなくラッチアップ電流の大幅な増大
を図ることが難しく、負荷短絡耐量が不十分である、と
いう問題があった。
圧を上昇させることなくラッチアップ電流の大幅な増大
を図ることが難しく、負荷短絡耐量が不十分である、と
いう問題があった。
本発明はこ′の様な問題を解決した導電変調型ＭＯＳＦ
ＥＴを提供することを目的とする。
ＥＴを提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明にかかる導電変調型ＭＯ３ＦＥＴは、第１導電型
ドレイン層上に第２導電型の低抵抗バッファ層を介して
第２導電型の高抵抗層を有し、この高抵抗層上にゲート
絶縁膜を介して格子状のゲート電極が配設され、このゲ
ート電極の開口部からの不純物拡散により第１導電型ベ
ース層およびこのベース層内に位置する第２導電型ソー
ス層が形成され、かつソース領域は不連続的に形成され
てＭＯＳＦＥＴ動作をする実効的チャネル領域とＭＯＳ
ＦＥＴ動作をしない領域が周期的に形成され、ドレイン
層にコンタクトするドレイン電極、およびソース層とベ
ース層に同時にコンタクトするソース電極を有する。こ
の様な導電変調型Ｍ ＯＳ Ｆ Ｅ Ｔにおいて、本発
明は、ゲート電極の幅をＬａｓベース層とドレイン層に
挟まれる高抵抗層の幅をＷｎとしたとき、 Ｌｏ≧３０μｍ Ｗｎ≧１２０μｍ なる条件を満たすようにしたことを特徴とする。
ドレイン層上に第２導電型の低抵抗バッファ層を介して
第２導電型の高抵抗層を有し、この高抵抗層上にゲート
絶縁膜を介して格子状のゲート電極が配設され、このゲ
ート電極の開口部からの不純物拡散により第１導電型ベ
ース層およびこのベース層内に位置する第２導電型ソー
ス層が形成され、かつソース領域は不連続的に形成され
てＭＯＳＦＥＴ動作をする実効的チャネル領域とＭＯＳ
ＦＥＴ動作をしない領域が周期的に形成され、ドレイン
層にコンタクトするドレイン電極、およびソース層とベ
ース層に同時にコンタクトするソース電極を有する。こ
の様な導電変調型Ｍ ＯＳ Ｆ Ｅ Ｔにおいて、本発
明は、ゲート電極の幅をＬａｓベース層とドレイン層に
挟まれる高抵抗層の幅をＷｎとしたとき、 Ｌｏ≧３０μｍ Ｗｎ≧１２０μｍ なる条件を満たすようにしたことを特徴とする。
（作用）
上述のような設計パラメータを限定することにより、後
に具体的なデータを挙げて説明するように導電変調型Ｍ
Ｏ３ＦＥＴの特性の大幅な改善が図られる。即ち、ゲー
ト電極幅Ｌｏを大きくすることにより、オン電圧を上昇
させることなくラッチアップ電流の増大を図ることがで
き、また高抵抗層幅Ｗｎを大きく設定することにより負
荷短絡耐量の改善を図ることができる。
に具体的なデータを挙げて説明するように導電変調型Ｍ
Ｏ３ＦＥＴの特性の大幅な改善が図られる。即ち、ゲー
ト電極幅Ｌｏを大きくすることにより、オン電圧を上昇
させることなくラッチアップ電流の増大を図ることがで
き、また高抵抗層幅Ｗｎを大きく設定することにより負
荷短絡耐量の改善を図ることができる。
（実施例）
以下、本発明の詳細な説明する。
第１図（ａ）（ｂ）は一実施例の導電変調型ＭＯＳＦＥ
Ｔを示す平面図とそのＡ−Ａ’断面図である。１１はｐ
＋型ドレイン層１１であり、この上にｎ＋型バッファ１
１２を介してｎ−型高抵抗ｌ！！１３が形成されている
。この高抵抗層１３上にゲート絶縁ｌ１１１４を介して
例えば多結晶シリコン膜によりゲート電極１５が形成さ
れている。ゲート電極１５は第１図（ａ）に斜線を施し
て示したように、ストライプ状の間隙（開口部）１６を
有する格子状に配設形成される。このゲート電極１５を
マスクとしてＤＳＡ法による不純物拡散を行うことによ
り、ｐ型ベース層１７およびｎ＋型ソース層１８が形成
されている。ソース層１８は第１図（ａ）に示すように
不連続的に配列形成される。これにより、ｐ型ベース層
の端部、即ちソース層１８と高抵抗層１３に挟まれた領
域のｐ型ベース層１７表面にチャネル領域１９が形成さ
れる。チャネル領域１９は、実際にＭＯ３ＦＥＴ動作を
する実効チャネル領域１９ａと、ソース層がない部分の
ＭＯＳＦＥＴ動作をしない領域１９ｂとが周期的に配列
形成された状態になる。２０はソース層１８とベース層
１７に同時にコンタクトするソース電極であり、２１は
ドレイン電極である。ｐ型ベース層１７の中央部には、
その横方向抵抗を小さくするためにｐ＋型！２２が拡散
形成されている。
Ｔを示す平面図とそのＡ−Ａ’断面図である。１１はｐ
＋型ドレイン層１１であり、この上にｎ＋型バッファ１
１２を介してｎ−型高抵抗ｌ！！１３が形成されている
。この高抵抗層１３上にゲート絶縁ｌ１１１４を介して
例えば多結晶シリコン膜によりゲート電極１５が形成さ
れている。ゲート電極１５は第１図（ａ）に斜線を施し
て示したように、ストライプ状の間隙（開口部）１６を
有する格子状に配設形成される。このゲート電極１５を
マスクとしてＤＳＡ法による不純物拡散を行うことによ
り、ｐ型ベース層１７およびｎ＋型ソース層１８が形成
されている。ソース層１８は第１図（ａ）に示すように
不連続的に配列形成される。これにより、ｐ型ベース層
の端部、即ちソース層１８と高抵抗層１３に挟まれた領
域のｐ型ベース層１７表面にチャネル領域１９が形成さ
れる。チャネル領域１９は、実際にＭＯ３ＦＥＴ動作を
する実効チャネル領域１９ａと、ソース層がない部分の
ＭＯＳＦＥＴ動作をしない領域１９ｂとが周期的に配列
形成された状態になる。２０はソース層１８とベース層
１７に同時にコンタクトするソース電極であり、２１は
ドレイン電極である。ｐ型ベース層１７の中央部には、
その横方向抵抗を小さくするためにｐ＋型！２２が拡散
形成されている。
この様な構成においてこの実施例では、ゲート電極幅Ｌ
ｏを３０μｍ以上に設定し、またｐ型ベース層１７とド
レイン層１１の間（より正確には、ｐ＋型層２２とｎ”
型バフフッ層１２の間）の＾抵抗層１３の幅Ｗｎを１２
０μｍ以上に設定する。
ｏを３０μｍ以上に設定し、またｐ型ベース層１７とド
レイン層１１の間（より正確には、ｐ＋型層２２とｎ”
型バフフッ層１２の間）の＾抵抗層１３の幅Ｗｎを１２
０μｍ以上に設定する。
この素子の具体的な製造工程例を説明すると、次の通り
である。先ず０．００１〜０．００４Ω” ａｒｔのρ
１型Ｓｉ基板と、１００〜１５０Ω”／Ｊのｎ゛型Ｓｉ
基板を用意する。ｎ−型Ｓ１基板の一方の鏡面研磨面に
ドーズ１０．５〜１×１０１８／α２のリン・イオン注
入を行い熱処理する。次にｐ＋型Ｓｉ基板の鏡面研磨面
とｎ−型３ｉ基板のリン・イオン注入面を、直接接着技
術により接合させる。これにより、ｐ型ドレイン層１１
−ｎ＋型バッファ層１２−ｎ−型高抵抗層１３のウェー
ハが得られる。ここでｎ−型Ｓｉ基板の厚さは、最終的
に高抵抗層１３の幅Ｗｎが１２０μｍ以上となるように
予め調整しておく。
である。先ず０．００１〜０．００４Ω” ａｒｔのρ
１型Ｓｉ基板と、１００〜１５０Ω”／Ｊのｎ゛型Ｓｉ
基板を用意する。ｎ−型Ｓ１基板の一方の鏡面研磨面に
ドーズ１０．５〜１×１０１８／α２のリン・イオン注
入を行い熱処理する。次にｐ＋型Ｓｉ基板の鏡面研磨面
とｎ−型３ｉ基板のリン・イオン注入面を、直接接着技
術により接合させる。これにより、ｐ型ドレイン層１１
−ｎ＋型バッファ層１２−ｎ−型高抵抗層１３のウェー
ハが得られる。ここでｎ−型Ｓｉ基板の厚さは、最終的
に高抵抗層１３の幅Ｗｎが１２０μｍ以上となるように
予め調整しておく。
この後ｎ−型高抵抗１１１３表面にゲート絶縁膜１４と
して１０００人の熱酸化膜を形成し、この上に５０００
人の多結晶シリコン膜を堆積する。
して１０００人の熱酸化膜を形成し、この上に５０００
人の多結晶シリコン膜を堆積する。
そしてこの多結晶シリコン膜を、周期的な開口部１６を
有するようにエツチング加工してゲート電極１５とする
。ゲート電極１５の幅Ｌｏは３０μｍ以上とする。次に
このゲート電極１４をマスクとしてボロンを拡散してｐ
型ベース層１７を形成する。更にゲート電極１５をマス
クの一部として用いて、ヒ素をドーズ１５Ｘ１０Ｉｓ／
、、２イオン注入して熱処理し、ソース層１８を形成す
る。
有するようにエツチング加工してゲート電極１５とする
。ゲート電極１５の幅Ｌｏは３０μｍ以上とする。次に
このゲート電極１４をマスクとしてボロンを拡散してｐ
型ベース層１７を形成する。更にゲート電極１５をマス
クの一部として用いて、ヒ素をドーズ１５Ｘ１０Ｉｓ／
、、２イオン注入して熱処理し、ソース層１８を形成す
る。
ソースＷＪ１８は第１図（ａ）に示すように不連続的に
複数個配列される。この後全面をＣＶＤＭ化躾で覆い、
これにコンタクト孔を開けてソース電極２０を形成する
。基板裏面には、Ｖ−Ｎｉ−Ａｕｉ！ｌの蒸着によりド
レイン電極２１を形成する。
複数個配列される。この後全面をＣＶＤＭ化躾で覆い、
これにコンタクト孔を開けてソース電極２０を形成する
。基板裏面には、Ｖ−Ｎｉ−Ａｕｉ！ｌの蒸着によりド
レイン電極２１を形成する。
以上のようにして、ゲート′Ｒ極幅Ｌｏ≧３０μ肌、高
抵抗層幅Ｗ ｎ≧１２０μｍの導電変調型ＭＯ３ＦＥＴ
が得られる。またチャネル領域は、通常のＭＯＳＦＥＴ
動作をする実効的チャネル領域１９ａと、ソース層がな
いためにＭＯＳＦＥＴ動作しない領ＩＵ１９ｂが交互に
配列された状態となる。
抵抗層幅Ｗ ｎ≧１２０μｍの導電変調型ＭＯ３ＦＥＴ
が得られる。またチャネル領域は、通常のＭＯＳＦＥＴ
動作をする実効的チャネル領域１９ａと、ソース層がな
いためにＭＯＳＦＥＴ動作しない領ＩＵ１９ｂが交互に
配列された状態となる。
この実施例の導電変調型ＭＯＳＦＥＴでは、素子がオン
のときにゲート電極１５下に開口するｎ−型層１３から
ｐ型ペース！１１７にドレインから注入される正孔電流
のうち、チャネル領域１９ｂを通るものはソース層１８
下を通らず直接ソース電極２０に流れる。即ちソース層
１８の間は正孔電流のバイパス領域となっており、ソー
ス層下の横方向抵抗が実効的に小さくなり、大電流まで
ラッチアップ現象を生じない。
のときにゲート電極１５下に開口するｎ−型層１３から
ｐ型ペース！１１７にドレインから注入される正孔電流
のうち、チャネル領域１９ｂを通るものはソース層１８
下を通らず直接ソース電極２０に流れる。即ちソース層
１８の間は正孔電流のバイパス領域となっており、ソー
ス層下の横方向抵抗が実効的に小さくなり、大電流まで
ラッチアップ現象を生じない。
以上のような構造パラメータの設定により優れた素子特
性が得れる理由を、具体的な実験データに基づいて次に
説明する。前述したようにラッチアップ電流の増大を図
るために単にチャネル長βを大きくするだけでは、オン
電圧が急激に増大する。
性が得れる理由を、具体的な実験データに基づいて次に
説明する。前述したようにラッチアップ電流の増大を図
るために単にチャネル長βを大きくするだけでは、オン
電圧が急激に増大する。
第２図は、ゲート電極幅Ｌｏとオン電圧ＶＦの関係を測
定した結果である。ｐ型ベース層拡散深さが４μｍで、
前述のようにバイパス領域を設けた素子では、オン電圧
ＶＦはゲートＮ極幅Ｌｏに大きく依存し、Ｌｏが３０μ
ｍ以上になると低いオン電圧が得られることが分る。
定した結果である。ｐ型ベース層拡散深さが４μｍで、
前述のようにバイパス領域を設けた素子では、オン電圧
ＶＦはゲートＮ極幅Ｌｏに大きく依存し、Ｌｏが３０μ
ｍ以上になると低いオン電圧が得られることが分る。
第３図はゲート電極幅Ｌｏとラッチアップ電流ＩＬの関
係を示す。第３図の縦軸はＬａ−２０μ而におけるラッ
チアップ電流を１とした時のラッチアップｉ！！流の変
化率である。図示のようにバイパス領域がない素子では
ラッチアップ電流は低く、またゲート電極幅Ｌｏが大き
くなるとラッチアップ電流は低下しているが、バイパス
領域Ａ域を設けた素子ではゲート電極幅Ｌｏが大きくな
ってもラッチアップ電流の低下は認められない。
係を示す。第３図の縦軸はＬａ−２０μ而におけるラッ
チアップ電流を１とした時のラッチアップｉ！！流の変
化率である。図示のようにバイパス領域がない素子では
ラッチアップ電流は低く、またゲート電極幅Ｌｏが大き
くなるとラッチアップ電流は低下しているが、バイパス
領域Ａ域を設けた素子ではゲート電極幅Ｌｏが大きくな
ってもラッチアップ電流の低下は認められない。
以上を纒めると、ソース層を不連続的に形成しバイパス
領域を設けた構造の導電変調型ＭＯＳＦＥＴにおいて、
ゲート電極幅Ｌｏを３０μｍ以上に設定することにより
、オン電圧ＶＦを余り上昇させることなく、効果的にラ
ッチアップ電流の増大を図ることができる。
領域を設けた構造の導電変調型ＭＯＳＦＥＴにおいて、
ゲート電極幅Ｌｏを３０μｍ以上に設定することにより
、オン電圧ＶＦを余り上昇させることなく、効果的にラ
ッチアップ電流の増大を図ることができる。
次に負荷短絡耐量について説明する。順方向阻止電圧が
１０００Ｖ以上の導電変調型 ＭＯ３ＦＥＴでは、取扱い電圧が５００Ｖ以上になる。
１０００Ｖ以上の導電変調型 ＭＯ３ＦＥＴでは、取扱い電圧が５００Ｖ以上になる。
またゲート電圧は１５Ｖである。従って、電源電圧１０
００Ｖ、ゲート電圧１５Ｖの条件で負荷短絡通電をおこ
ない、１０μｓｅｃの間素子が非破壊であれば、負荷短
絡耐量は十分であるといえる。そこで種々の構造パラメ
ータについて実験を行った結果、負荷短絡耐量はベース
暦とドレイン層に挟まれる高抵抗層の幅Ｗｎに依存する
ことが明らかになった。第４図がそのデータであり、Ｗ
ｎと素子の非破壊率の関係をヒストグラムで表わしたも
のである。図から明らかなように、Ｗｎが１２０μｍ以
上になると非破壊率が急激に高くなり、負荷短絡耐量が
十分大きくなることが分る。
００Ｖ、ゲート電圧１５Ｖの条件で負荷短絡通電をおこ
ない、１０μｓｅｃの間素子が非破壊であれば、負荷短
絡耐量は十分であるといえる。そこで種々の構造パラメ
ータについて実験を行った結果、負荷短絡耐量はベース
暦とドレイン層に挟まれる高抵抗層の幅Ｗｎに依存する
ことが明らかになった。第４図がそのデータであり、Ｗ
ｎと素子の非破壊率の関係をヒストグラムで表わしたも
のである。図から明らかなように、Ｗｎが１２０μｍ以
上になると非破壊率が急激に高くなり、負荷短絡耐量が
十分大きくなることが分る。
なお、Ｗｎが同一のとき、低抵抗バラフッ層がある場合
とない場合とでは、ある場合の方が負荷短絡耐量が大き
いことが確認された。
とない場合とでは、ある場合の方が負荷短絡耐量が大き
いことが確認された。
第５図（ａ）（ｂ）は他の実施例の導電変調型ＭＯＳＦ
ＥＴの平面図とそのＢ−Ｂ−断面図である。先の実施例
と対応する部分には同じ符号を付して詳細な説明は省略
する。この実施例ではソース層１８連続的に形成されて
いる。そしてｐ型ベース層１７内にｐ＋型層２２と共に
、ソース側エツジが凹凸パターンとなるｐ９型１ｉ１２
３を形成している。即ちｐ＋型層２３は、チャネル領域
に終端するエツジとソース層１８下に終端するエツジが
交互に現われるパターンとし、チャネル領域１９が、Ｍ
ＯＳＦＥＴ動作に寄与する実効的チャネル領Ｉｔ１１９
ａと、ＭＯＳＦＥＴ動作に寄与しない領域１９ｂが交互
に配列形成された状態とする。
ＥＴの平面図とそのＢ−Ｂ−断面図である。先の実施例
と対応する部分には同じ符号を付して詳細な説明は省略
する。この実施例ではソース層１８連続的に形成されて
いる。そしてｐ型ベース層１７内にｐ＋型層２２と共に
、ソース側エツジが凹凸パターンとなるｐ９型１ｉ１２
３を形成している。即ちｐ＋型層２３は、チャネル領域
に終端するエツジとソース層１８下に終端するエツジが
交互に現われるパターンとし、チャネル領域１９が、Ｍ
ＯＳＦＥＴ動作に寄与する実効的チャネル領Ｉｔ１１９
ａと、ＭＯＳＦＥＴ動作に寄与しない領域１９ｂが交互
に配列形成された状態とする。
つまりこの実施例では、チャネル領域１９ｂは、そのし
きい値がチャネル領域１９ａでのそれに比べて高く設定
されている。
きい値がチャネル領域１９ａでのそれに比べて高く設定
されている。
この実施例の素子では、ゲート電極１５にオン・ゲート
信号を与えた時、チャネル領域１９ａがＭＯＳＦＥＴ動
作によりオンし、チャネル領域１９ｂではオンしない。
信号を与えた時、チャネル領域１９ａがＭＯＳＦＥＴ動
作によりオンし、チャネル領域１９ｂではオンしない。
高抵抗層１３で導電変調が起こって大電流が流れるオン
状態では、高抵抗層１３からの電流がチャネル領域１９
ｂをも流れるが、チャネル領域１９ａに比べるとｐ”型
層がソース１１１８の全体に亙って形成されているため
、ソース層下の横方向抵抗が小さく、ここでの電圧降下
は小さい。即ちチャネル領域１９ｂにバイパス領域を用
いた構造と等価になる。
状態では、高抵抗層１３からの電流がチャネル領域１９
ｂをも流れるが、チャネル領域１９ａに比べるとｐ”型
層がソース１１１８の全体に亙って形成されているため
、ソース層下の横方向抵抗が小さく、ここでの電圧降下
は小さい。即ちチャネル領域１９ｂにバイパス領域を用
いた構造と等価になる。
従ってこの実施例の構造でも、ゲート電極幅Ｌｏおよび
高抵抗層幅Ｗｎを先の実施例と同様の条件に設定するこ
とにより、ラッチアップを生じることなく、大電流を流
すことができ、低いオン電圧を得ることができる。
高抵抗層幅Ｗｎを先の実施例と同様の条件に設定するこ
とにより、ラッチアップを生じることなく、大電流を流
すことができ、低いオン電圧を得ることができる。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
［発明の効果］
以上述べたように本発明によれば、素子パラメータの最
適設計により、オン電圧の上昇をもたらすことなくラッ
チアップＮ流の増大を図ることができ、また負荷短絡耐
量の向上を図った導電変調型ＭＯＳＦＥＴを得ることが
できる。
適設計により、オン電圧の上昇をもたらすことなくラッ
チアップＮ流の増大を図ることができ、また負荷短絡耐
量の向上を図った導電変調型ＭＯＳＦＥＴを得ることが
できる。
第１図（ａ）（ｂ）は本発明の一実薇例の導電変調型Ｍ
ＯＳＦＥＴを示す平面図とそのＡ−Ａ’断面図、第２図
はゲート電極幅Ｌｏとオン電圧Ｖ、の関係を示す図、第
３図は同じくゲート電極幅Ｌｏとラッチアップ電流ＩＬ
の関係を示す図、第４図は高抵抗層幅Ｗｎと素子の非破
壊率の関係を示す図、第５図（ａ）（ｂ）は他の実施例
の導電変調型ＭＯ３ＦＥＴの平面図とそのＢ−８′断面
図、第６図はｐ型ベース層の拡散深さとオン電圧ＶＦお
よびラッチアップ電流ＩＬの関係を示す図である。 １１・・・ｐ４″型ドレイン層、１２・・・ｎ＋型バッ
ファ層、１３・・・ｎ−型高抵抗層、１４・・・ゲート
絶縁層、１５・・・ゲート電極、１６・・・間隙（開口
部）、１７・・・ｐ型ベース層、１８・・・ｎ＋型ソー
ス層、１９ａ・・・実効チャネル領域、１９ｂ・・・Ｍ
ＯＳＦＥＴ動作しないチャネル領域、２ｏ・・・ソース
ＩＩ４極、２１・・・ドレイン電極、２２．２３・・・
ｐ＋型層。 出願人代理人 弁理士 鈴江武彦 第 １ 囚 富２図 ｐ欠イノぐス力 Ｗｎ （ｐｍ〕 第Ｓ図 為６ｒＪＡ
ＯＳＦＥＴを示す平面図とそのＡ−Ａ’断面図、第２図
はゲート電極幅Ｌｏとオン電圧Ｖ、の関係を示す図、第
３図は同じくゲート電極幅Ｌｏとラッチアップ電流ＩＬ
の関係を示す図、第４図は高抵抗層幅Ｗｎと素子の非破
壊率の関係を示す図、第５図（ａ）（ｂ）は他の実施例
の導電変調型ＭＯ３ＦＥＴの平面図とそのＢ−８′断面
図、第６図はｐ型ベース層の拡散深さとオン電圧ＶＦお
よびラッチアップ電流ＩＬの関係を示す図である。 １１・・・ｐ４″型ドレイン層、１２・・・ｎ＋型バッ
ファ層、１３・・・ｎ−型高抵抗層、１４・・・ゲート
絶縁層、１５・・・ゲート電極、１６・・・間隙（開口
部）、１７・・・ｐ型ベース層、１８・・・ｎ＋型ソー
ス層、１９ａ・・・実効チャネル領域、１９ｂ・・・Ｍ
ＯＳＦＥＴ動作しないチャネル領域、２ｏ・・・ソース
ＩＩ４極、２１・・・ドレイン電極、２２．２３・・・
ｐ＋型層。 出願人代理人 弁理士 鈴江武彦 第 １ 囚 富２図 ｐ欠イノぐス力 Ｗｎ （ｐｍ〕 第Ｓ図 為６ｒＪＡ
Claims (1)
- 【特許請求の範囲】 第１導電型ドレイン層と第２導電型高抵抗層に挟まれた
領域に前記高抵抗層より不純物濃度が高い第２導電型の
低抵抗バッファ層を有し、前記高抵抗層上にゲート絶縁
膜を介してゲート電極が配設され、このゲート電極の間
隙部からの不純物拡散により第１導電型ベース層および
このベース層内に位置する第２導電型ソース層が形成さ
れ、前記ドレイン層にコンタクトするドレイン電極、お
よび前記ベース層とソース層の双方にコンタクトするソ
ース電極を有し、かつ前記ゲート電極下のチャネル領域
がＭＯＳＦＥＴ動作をする実効チャネル領域とＭＯＳＦ
ＥＴ動作をしない領域の周期的配列として形成された導
電変調型ＭＯＳＦＥＴおいて、前記ゲート電極の幅をＬ
＿Ｇ、前記ドレイン層とベース層に挟まれる高抵抗層の
幅をＷｎとしたとき、 Ｌ＿Ｇ≧３０μｍ Ｗｎ≧１２０μｍ を満たすことを特徴とする導電変調型 ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218432A JP2513640B2 (ja) | 1986-09-17 | 1986-09-17 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218432A JP2513640B2 (ja) | 1986-09-17 | 1986-09-17 | 導電変調型ｍｏｓｆｅｔ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7246195A Division JP2718911B2 (ja) | 1995-09-25 | 1995-09-25 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6373670A true JPS6373670A (ja) | 1988-04-04 |
| JP2513640B2 JP2513640B2 (ja) | 1996-07-03 |
Family
ID=16719816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218432A Expired - Lifetime JP2513640B2 (ja) | 1986-09-17 | 1986-09-17 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513640B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4990975A (en) * | 1988-12-16 | 1991-02-05 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor and method of manufacturing the same |
| JPH04133355A (ja) * | 1990-09-25 | 1992-05-07 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| US5703383A (en) * | 1995-04-11 | 1997-12-30 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2009289988A (ja) * | 2008-05-29 | 2009-12-10 | Fuji Electric Device Technology Co Ltd | 高耐圧縦型ｍｏｓｆｅｔ |
| CN106952945A (zh) * | 2017-03-24 | 2017-07-14 | 深圳深爱半导体股份有限公司 | 功率半导体器件及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
| JPS6182477A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS61208268A (ja) * | 1985-03-13 | 1986-09-16 | Toshiba Corp | 伝導度変調型半導体装置 |
-
1986
- 1986-09-17 JP JP61218432A patent/JP2513640B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605568A (ja) * | 1983-06-23 | 1985-01-12 | Sanken Electric Co Ltd | 縦型絶縁ゲ−ト電界効果トランジスタ |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5489788A (en) * | 1993-03-09 | 1996-02-06 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with improved short-circuit tolerance |
| US5703383A (en) * | 1995-04-11 | 1997-12-30 | Kabushiki Kaisha Toshiba | Power semiconductor device |
| JP2009289988A (ja) * | 2008-05-29 | 2009-12-10 | Fuji Electric Device Technology Co Ltd | 高耐圧縦型ｍｏｓｆｅｔ |
| CN106952945A (zh) * | 2017-03-24 | 2017-07-14 | 深圳深爱半导体股份有限公司 | 功率半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2513640B2 (ja) | 1996-07-03 |
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|---|---|---|---|
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