JPH02198429A - 薄膜電界効果型トランジスタ素子アレイ - Google Patents
薄膜電界効果型トランジスタ素子アレイInfo
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- JPH02198429A JPH02198429A JP1019137A JP1913789A JPH02198429A JP H02198429 A JPH02198429 A JP H02198429A JP 1019137 A JP1019137 A JP 1019137A JP 1913789 A JP1913789 A JP 1913789A JP H02198429 A JPH02198429 A JP H02198429A
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- 239000010409 thin film Substances 0.000 title claims abstract description 44
- 230000005669 field effect Effects 0.000 title claims abstract description 39
- 239000010408 film Substances 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims description 11
- 230000006866 deterioration Effects 0.000 abstract description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 46
- 239000011651 chromium Substances 0.000 description 33
- 229910052804 chromium Inorganic materials 0.000 description 32
- 229910021417 amorphous silicon Inorganic materials 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 239000011521 glass Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910004205 SiNX Inorganic materials 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、特にアクティブマトリックス型液晶デイスプ
レィに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。
レィに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。
携帯型コンピュータや壁掛はテレビ用のフラットパネル
デイスプレィとして液晶デイスプレィが注目されている
。その中でもガラス基板上にアレイ化した薄膜電界効果
型トランジスタを形成し、各画素のスイッチとして用い
たアクティブマトリックス方式はフルカラー表示が可能
であることからテレビなどへの応用が期待され、各機関
で活発に行なわれている。このアクティブマトリックス
型液晶デイスプレィの実用化のためには低コスト化が重
要な課題であり、その対策として構造及び製造プロセス
の簡略化がある。薄膜電界効果型トランジスタのゲート
電極をソースドレイン電極よりもガラス基板側に形成す
る逆スタガード構造においては、従来の技術としては、
３枚のマスクを用いた製造方法がある（例えば、特開昭
６２２８６２７１）。
デイスプレィとして液晶デイスプレィが注目されている
。その中でもガラス基板上にアレイ化した薄膜電界効果
型トランジスタを形成し、各画素のスイッチとして用い
たアクティブマトリックス方式はフルカラー表示が可能
であることからテレビなどへの応用が期待され、各機関
で活発に行なわれている。このアクティブマトリックス
型液晶デイスプレィの実用化のためには低コスト化が重
要な課題であり、その対策として構造及び製造プロセス
の簡略化がある。薄膜電界効果型トランジスタのゲート
電極をソースドレイン電極よりもガラス基板側に形成す
る逆スタガード構造においては、従来の技術としては、
３枚のマスクを用いた製造方法がある（例えば、特開昭
６２２８６２７１）。
第３図（ａ）ないしくｇ）は従来の方法を基本にした薄
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ）、（ｃ）。
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ）、（ｃ）。
（ｅ）は上部から見た平面図であり、（ｂ）。
（ｄ）、（ｆ）、（ｇ）はそれぞれ（ａ）、（ｃ）。
（ｅ）におけるＡ−Ａ’ 、Ｂ−Ｂ’ 、Ｃ−Ｃ’Ｄ−
Ｄ’の部分の断面図である。第３図において、１は透光
性絶縁基板であるガラス基板であり、２ａ及び６ａはそ
れぞれクロム（Ｃｒ）ゲート電極及びクロム画素電極で
ある。また２ｂ及び６ｂは透明導電膜から構成される透
明ゲート電極及び透明画素電極である。また７は窒化シ
リコン（ＳｉＮｘ）、８は水素化アモルファスシリコン
（ａ−Ｓｉ：Ｈ） 、９は燐をドープしたｎ型水素化ア
モルファスシリコン（ｎ ” −ａ−Ｓｔ：Ｈ）である
。さらに４はドレイン電極、５ａはクロムドレインバス
ラインであり、同一の工程で形成され一体化されている
。薄膜電界効果型トランジスタ１０のチャネル部をはさ
んでドレイン電極４の反対側に配置されたソース電極１
４はクロム画素電極６ａを介して透明画素電極６ｂに接
続されている。
Ｄ’の部分の断面図である。第３図において、１は透光
性絶縁基板であるガラス基板であり、２ａ及び６ａはそ
れぞれクロム（Ｃｒ）ゲート電極及びクロム画素電極で
ある。また２ｂ及び６ｂは透明導電膜から構成される透
明ゲート電極及び透明画素電極である。また７は窒化シ
リコン（ＳｉＮｘ）、８は水素化アモルファスシリコン
（ａ−Ｓｉ：Ｈ） 、９は燐をドープしたｎ型水素化ア
モルファスシリコン（ｎ ” −ａ−Ｓｔ：Ｈ）である
。さらに４はドレイン電極、５ａはクロムドレインバス
ラインであり、同一の工程で形成され一体化されている
。薄膜電界効果型トランジスタ１０のチャネル部をはさ
んでドレイン電極４の反対側に配置されたソース電極１
４はクロム画素電極６ａを介して透明画素電極６ｂに接
続されている。
ゲート電極及びドレイン電極としてクロム、ゲート絶縁
膜としてＳｉＮｘ、半導体膜としてａ−８ｉ：Ｈ，ｎ型
半導体膜として燐をドープしたｎ” −ａＳｉ：Ｈ５透
明導電膜としてインジウム、錫の酸化物（Ｉｎｄｉｕｍ
Ｔｉｎ ０ｘｉｄｅ ： Ｉ Ｔ Ｏ）を使用して、
従来の薄膜電界効果型トランジスタアレイを作製する工
程を第３図を用いて説明する。まず、ガラス基板１上に
ＩＴＯ及び第１の金属としてクロムを積層し、第１のマ
スクパターンを用いてフォトリソグラフィ法によりクロ
ムゲート電極２ａ、クロム画素電極６ａ、透明ゲート電
極２ｂ及び透明画素電極６ｂを形成する（第３図（ａ）
。
膜としてＳｉＮｘ、半導体膜としてａ−８ｉ：Ｈ，ｎ型
半導体膜として燐をドープしたｎ” −ａＳｉ：Ｈ５透
明導電膜としてインジウム、錫の酸化物（Ｉｎｄｉｕｍ
Ｔｉｎ ０ｘｉｄｅ ： Ｉ Ｔ Ｏ）を使用して、
従来の薄膜電界効果型トランジスタアレイを作製する工
程を第３図を用いて説明する。まず、ガラス基板１上に
ＩＴＯ及び第１の金属としてクロムを積層し、第１のマ
スクパターンを用いてフォトリソグラフィ法によりクロ
ムゲート電極２ａ、クロム画素電極６ａ、透明ゲート電
極２ｂ及び透明画素電極６ｂを形成する（第３図（ａ）
。
（ｂ））、次に、５ｉＮｘ７、ａ −Ｓｉ：Ｈ８、ｎ”
−ａ−Ｓｔ：Ｈ９を順次積層し、第２のマスクを用い
てフォトリソグラフィ法により、薄膜電界効果型トラン
ジスタ１０及びクロムドレインバスライン５ａ付近の積
層膜を残して、それ以外の部分の５ｉＮｘ７、ａ −Ｓ
ｉ：）１８、ｎ＋−ａ−Ｓｉ：８９を除去する（第３図
（Ｃ）、（ｄ））。そして、さらに第２の金属としてク
ロムを成膜した後、第３のマスクを用いてフォトリソグ
ラフィ法により、第２のクロムのエツチングを行ない、
クロムドレインバスライン５ａ、ドレイン電極４、ソー
ス電極１４を形成し、さらにエツチングを進めて透明画
素電極６ｂ上の第１のクロムからなるクロム画素電極６
ａを除去する。このとき同時に、薄膜トランジスタ１０
及びクロムドレインバスライン５ａとの交差部以外の、
透明ゲート電極６ｂ上の第１のクロムからなるクロムゲ
ート電極も除去される。そして、同一のレジストパター
ンを使用してｎ＋ａ −Ｓｉ：Ｈ９をエツチングするこ
とにより、トレイン電極４とソース電極１４間のｎ型ア
モルファスシリコンを除去し、薄膜電界効果型トランジ
スタ１０のチャネル部を形成する（第３図（ｅ）。
−ａ−Ｓｔ：Ｈ９を順次積層し、第２のマスクを用い
てフォトリソグラフィ法により、薄膜電界効果型トラン
ジスタ１０及びクロムドレインバスライン５ａ付近の積
層膜を残して、それ以外の部分の５ｉＮｘ７、ａ −Ｓ
ｉ：）１８、ｎ＋−ａ−Ｓｉ：８９を除去する（第３図
（Ｃ）、（ｄ））。そして、さらに第２の金属としてク
ロムを成膜した後、第３のマスクを用いてフォトリソグ
ラフィ法により、第２のクロムのエツチングを行ない、
クロムドレインバスライン５ａ、ドレイン電極４、ソー
ス電極１４を形成し、さらにエツチングを進めて透明画
素電極６ｂ上の第１のクロムからなるクロム画素電極６
ａを除去する。このとき同時に、薄膜トランジスタ１０
及びクロムドレインバスライン５ａとの交差部以外の、
透明ゲート電極６ｂ上の第１のクロムからなるクロムゲ
ート電極も除去される。そして、同一のレジストパター
ンを使用してｎ＋ａ −Ｓｉ：Ｈ９をエツチングするこ
とにより、トレイン電極４とソース電極１４間のｎ型ア
モルファスシリコンを除去し、薄膜電界効果型トランジ
スタ１０のチャネル部を形成する（第３図（ｅ）。
（ｆ））。この場合には、ゲートバスライン３は薄膜ト
ランジスタ１０及びドレインバスライン５との交差部で
は第１のクロムとＩＴＯの積層構造であるが、それ以外
の部分ではＩＴＯのみから構成される（第３図（ｇ））
。
ランジスタ１０及びドレインバスライン５との交差部で
は第１のクロムとＩＴＯの積層構造であるが、それ以外
の部分ではＩＴＯのみから構成される（第３図（ｇ））
。
通常、逆スタガード型薄膜トランジスタアレイを作製す
るためには５〜７枚のマスクパターンが必要とされるが
、前述の方法によれば、マスク数３枚で薄膜電界効果型
トランジスタアレイを形成できる。
るためには５〜７枚のマスクパターンが必要とされるが
、前述の方法によれば、マスク数３枚で薄膜電界効果型
トランジスタアレイを形成できる。
さて、デイスプレィの表示すイズの大型化にともない配
線長が増大し、高精細化にともない配線幅は減少する。
線長が増大し、高精細化にともない配線幅は減少する。
したがって、配線抵抗が増加するので、ゲートバスライ
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によって
、各薄膜トランジスタへの電圧の印加が不十分となるの
で、信号電圧の各画素へ書き込みが不十分となり、表示
品質の低下をもたらす。特に、ゲートバスラインの場合
、デイスプレィにおいて横方向に配置されるので配線長
が長く、配線抵抗が高い。さらにドレインバスラインと
の交差部における容量や薄膜トランジスタのチャネル容
量など、配線容量が大きいので、伝搬遅延の影響がドレ
インバスラインよりも大きい。そして、第３図（ｅ）の
平面図かられかるように、従来の薄膜電界効果型トラン
ジスタアレイではゲートバスラインの一部は金属と比較
して比抵抗が数十倍から数百倍高い透明導電膜から形成
されているので、配線抵抗は高く、影響はさらに大きい
。また、第３図（ｅ）に示すように、薄膜電界効果型ト
ランジスタ１０付近にはａ −Ｓｉ：Ｈ８層が存在する
ために薄膜電界効果型トランジスタ１０のチャネル長及
びチャネル幅の規定が困難であった。
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によって
、各薄膜トランジスタへの電圧の印加が不十分となるの
で、信号電圧の各画素へ書き込みが不十分となり、表示
品質の低下をもたらす。特に、ゲートバスラインの場合
、デイスプレィにおいて横方向に配置されるので配線長
が長く、配線抵抗が高い。さらにドレインバスラインと
の交差部における容量や薄膜トランジスタのチャネル容
量など、配線容量が大きいので、伝搬遅延の影響がドレ
インバスラインよりも大きい。そして、第３図（ｅ）の
平面図かられかるように、従来の薄膜電界効果型トラン
ジスタアレイではゲートバスラインの一部は金属と比較
して比抵抗が数十倍から数百倍高い透明導電膜から形成
されているので、配線抵抗は高く、影響はさらに大きい
。また、第３図（ｅ）に示すように、薄膜電界効果型ト
ランジスタ１０付近にはａ −Ｓｉ：Ｈ８層が存在する
ために薄膜電界効果型トランジスタ１０のチャネル長及
びチャネル幅の規定が困難であった。
本発明は、マスクパターンを３枚より増加させることな
く、ゲートバスライン全体を金属から形成することが可
能な薄膜電界効果型トランジスタ素子アレイを提供する
ことを目的としている。
く、ゲートバスライン全体を金属から形成することが可
能な薄膜電界効果型トランジスタ素子アレイを提供する
ことを目的としている。
本発明は、透光性絶縁基板上に、ゲートバスラインとド
レインバスラインとが互いに交差して形成され、その交
差部がマトリックス状に形成され、前記ゲートバスライ
ンと前記ドレインバスラインとで囲まれた領域に画素電
極が形成され、各交差部付近に薄膜電界効果型トランジ
スタが形成され、各々の前記薄膜電界効果型トランジス
タのソース電極は画素電極に接続し、ゲート電極はゲー
トバスラインに接続し、ドレイン電極はドレインバスラ
インに接続した薄膜電界効果型トランジスタ素子アレイ
において、前記画素電極は透明導電膜で形成され、透明
導電膜と第１の金属との積層膜により、島状のゲート電
極、前記ドレインバスラインが形成され、前記薄膜電界
効果型トランジスタ形成部及び前記ゲートバスラインと
前記ドレインバスラインとの各交差部には島状の絶縁層
及び半導体層が形成され、第２の金属により、前記薄膜
電界効果型トランジスタのドレイン、ソース電極、及び
前記ゲートバスラインが形成されていることを特徴とし
ている。
レインバスラインとが互いに交差して形成され、その交
差部がマトリックス状に形成され、前記ゲートバスライ
ンと前記ドレインバスラインとで囲まれた領域に画素電
極が形成され、各交差部付近に薄膜電界効果型トランジ
スタが形成され、各々の前記薄膜電界効果型トランジス
タのソース電極は画素電極に接続し、ゲート電極はゲー
トバスラインに接続し、ドレイン電極はドレインバスラ
インに接続した薄膜電界効果型トランジスタ素子アレイ
において、前記画素電極は透明導電膜で形成され、透明
導電膜と第１の金属との積層膜により、島状のゲート電
極、前記ドレインバスラインが形成され、前記薄膜電界
効果型トランジスタ形成部及び前記ゲートバスラインと
前記ドレインバスラインとの各交差部には島状の絶縁層
及び半導体層が形成され、第２の金属により、前記薄膜
電界効果型トランジスタのドレイン、ソース電極、及び
前記ゲートバスラインが形成されていることを特徴とし
ている。
本発明の薄膜電界効果型トランジスタ素子アレイによれ
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。
第１図（ａ）ないしくｇ）は、本発明による構造を持つ
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ）、（ｃ）、（ｅ）は
上部から見た平面図であり、（ｂ）、（ｄ）、（ｆ）、
（ｇ）はそれぞれ（ａ＞、（ｃ）、（ｅ）におけるＡ−
Ａ’ Ｂ−Ｂ’ 、Ｃ−Ｃ’ 、Ｄ−Ｄ’の部分の断
面図である。第１図において、１は透光性絶縁基板であ
るガラス基板であり、２ａ及び３ａは金属としてクロム
を使用したクロムゲート電極及びクロムゲートバスライ
ンである。そして５ａは同じくクロムから形成したクロ
ムドレインバスラインイである。また７は窒化シリコン
（ＳｉＮｘ） 、８は水素化アモルファスシリコン（ａ
−８ｉ：Ｈ） 、９は燐をドープしたｎ型水素化アモル
ファスシリコン（ｎ＋ａ −Ｓｉ：Ｈ）である。そして
、５ｂ、６ｂはそれぞれＩＴＯから形成された、透明ド
レインバスライン、透明画素電極である。さらに、４及
び１４はそれぞれ、ドレイン電極、ソース電極である。
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ）、（ｃ）、（ｅ）は
上部から見た平面図であり、（ｂ）、（ｄ）、（ｆ）、
（ｇ）はそれぞれ（ａ＞、（ｃ）、（ｅ）におけるＡ−
Ａ’ Ｂ−Ｂ’ 、Ｃ−Ｃ’ 、Ｄ−Ｄ’の部分の断
面図である。第１図において、１は透光性絶縁基板であ
るガラス基板であり、２ａ及び３ａは金属としてクロム
を使用したクロムゲート電極及びクロムゲートバスライ
ンである。そして５ａは同じくクロムから形成したクロ
ムドレインバスラインイである。また７は窒化シリコン
（ＳｉＮｘ） 、８は水素化アモルファスシリコン（ａ
−８ｉ：Ｈ） 、９は燐をドープしたｎ型水素化アモル
ファスシリコン（ｎ＋ａ −Ｓｉ：Ｈ）である。そして
、５ｂ、６ｂはそれぞれＩＴＯから形成された、透明ド
レインバスライン、透明画素電極である。さらに、４及
び１４はそれぞれ、ドレイン電極、ソース電極である。
また、１０は薄膜電界効果型トランジスタである。
第１図を用いて本発明の構造を持つ薄膜電界効果型トラ
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により５００人のＩＴＯを成膜
し、続いて第１の金属として１０００人のクロムを成膜
し、第１のマスクパターンを用いてフォトリソグラフィ
法により、クロムゲート電極２ａ、透明ゲート電極２ｂ
、クロムドレインバスライン５ａ、透明ドレインバスラ
イン５ｂ、クロム画素電極６ａ、透明画素電極６ｂを形
成する（第１図（ａ＞、（ｂ））。具体的には、第１の
マスクパターンをフォトレジストで形成し、ウェットエ
ツチング法によりフォトレジストに覆われていない部分
のクロムを除去する。このクロムのエツチングは、ｃｃ
！４を用いたドライエツチング法でもよい。引き続いて
同じレジストパターンにより、ＩＴＯのウェットエツチ
ングを行ない、フォトレジストに覆われていない部分の
ＩＴＯを除去する。そして、エツチング後、フォトレジ
ストを剥離することにより第１のマスクパターンを用い
たフォトリソグラフィが終了する。マスクパターンの特
徴としては、クロムゲート電極２ａ及び透明ゲート電ｉ
２ｂが島状化されていることである。次に、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により、５ｉＮｘ７、ａ −Ｓｉ：Ｈ８、ｎ
” −ａ−９ｔ：ｌ（９を順次成膜、積層する。なお
、５ｉＮｘ７、ａ −Ｓｉ：Ｈ膜８、ｎ＋−ａ −Ｓｉ
：Ｈ９の膜厚はそれぞれ、３０００人、２０００人、５
００人である。その後、第２のマスクパターンを用いて
フォトリソグラフィ法により、クロムゲート電極２ａ上
及びクロムゲートバスライン３ａとクロムドレインバス
ライン５ａとの交差部に５ｉＮｘ７、ａ−８ｔ：Ｈ８、
ｎ＋−ａ−８ｔ：Ｈ９の島を形成する（第１図（ｃ）、
（ｄ））。具体的には、フォトレジストで第２のマスク
パターンの形状を形成する。そして、ＣＦ４ガスを用い
たドライエツチング法によりフォトレジストに覆われて
いない部分の５ｉＮｘ７、ａ −Ｓｉ：Ｈ８、ｎ＋−ａ
Ｓｉ：Ｈ９を除去し、さらにフォトレジストを剥離する
。その次に、第２の金属としてスパッタ法によりクロム
を１０００人成膜した後に第３のマスクパターンを用い
てフォトリソグラフィ法によりクロムゲートバスライン
３ａ、ドレイン電極４、及びソース電極１４を形成し、
クロムゲート電極２ａ及びドレイン電極４をそれぞれク
ロムゲートバスライン３ａ及びクロムドレインバスライ
ン５ａに接続する。具体的には、フォトレジストで第３
のマスクパターンの形状を形成し、ウェットエツチング
法によりフォトレジストのない部分の第２の金属である
クロムを除去する。続いてさらにエツチングを進めて、
第１の金属からなるクロム画素電極６ａ等を除去すると
透明画素電極６ｂ等が露出する。そして、同一のレジス
トパターンを使用してｎ ＋−ａ−３ｉ：Ｈ９をエツチ
ングすることにより、トレイン電極４とソース電極１４
間のｎ ＋−ａ−Ｓｉ：Ｈを除去し、薄膜電界効果型ト
ランジスタ１０のチャネル部を形成する（第１図（ｅ）
、（ｆ）、（ｇ））。
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により５００人のＩＴＯを成膜
し、続いて第１の金属として１０００人のクロムを成膜
し、第１のマスクパターンを用いてフォトリソグラフィ
法により、クロムゲート電極２ａ、透明ゲート電極２ｂ
、クロムドレインバスライン５ａ、透明ドレインバスラ
イン５ｂ、クロム画素電極６ａ、透明画素電極６ｂを形
成する（第１図（ａ＞、（ｂ））。具体的には、第１の
マスクパターンをフォトレジストで形成し、ウェットエ
ツチング法によりフォトレジストに覆われていない部分
のクロムを除去する。このクロムのエツチングは、ｃｃ
！４を用いたドライエツチング法でもよい。引き続いて
同じレジストパターンにより、ＩＴＯのウェットエツチ
ングを行ない、フォトレジストに覆われていない部分の
ＩＴＯを除去する。そして、エツチング後、フォトレジ
ストを剥離することにより第１のマスクパターンを用い
たフォトリソグラフィが終了する。マスクパターンの特
徴としては、クロムゲート電極２ａ及び透明ゲート電ｉ
２ｂが島状化されていることである。次に、プラズマＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ）法により、５ｉＮｘ７、ａ −Ｓｉ：Ｈ８、ｎ
” −ａ−９ｔ：ｌ（９を順次成膜、積層する。なお
、５ｉＮｘ７、ａ −Ｓｉ：Ｈ膜８、ｎ＋−ａ −Ｓｉ
：Ｈ９の膜厚はそれぞれ、３０００人、２０００人、５
００人である。その後、第２のマスクパターンを用いて
フォトリソグラフィ法により、クロムゲート電極２ａ上
及びクロムゲートバスライン３ａとクロムドレインバス
ライン５ａとの交差部に５ｉＮｘ７、ａ−８ｔ：Ｈ８、
ｎ＋−ａ−８ｔ：Ｈ９の島を形成する（第１図（ｃ）、
（ｄ））。具体的には、フォトレジストで第２のマスク
パターンの形状を形成する。そして、ＣＦ４ガスを用い
たドライエツチング法によりフォトレジストに覆われて
いない部分の５ｉＮｘ７、ａ −Ｓｉ：Ｈ８、ｎ＋−ａ
Ｓｉ：Ｈ９を除去し、さらにフォトレジストを剥離する
。その次に、第２の金属としてスパッタ法によりクロム
を１０００人成膜した後に第３のマスクパターンを用い
てフォトリソグラフィ法によりクロムゲートバスライン
３ａ、ドレイン電極４、及びソース電極１４を形成し、
クロムゲート電極２ａ及びドレイン電極４をそれぞれク
ロムゲートバスライン３ａ及びクロムドレインバスライ
ン５ａに接続する。具体的には、フォトレジストで第３
のマスクパターンの形状を形成し、ウェットエツチング
法によりフォトレジストのない部分の第２の金属である
クロムを除去する。続いてさらにエツチングを進めて、
第１の金属からなるクロム画素電極６ａ等を除去すると
透明画素電極６ｂ等が露出する。そして、同一のレジス
トパターンを使用してｎ ＋−ａ−３ｉ：Ｈ９をエツチ
ングすることにより、トレイン電極４とソース電極１４
間のｎ ＋−ａ−Ｓｉ：Ｈを除去し、薄膜電界効果型ト
ランジスタ１０のチャネル部を形成する（第１図（ｅ）
、（ｆ）、（ｇ））。
最後にフォトレジストを除去することにより、薄膜電界
効果型トランジスタ素子アレイが完成する。
効果型トランジスタ素子アレイが完成する。
以上の製造方法に述べたように、本実施例による薄膜電
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン３
ａは全部分をクロムがら形成できる。クロムの電気抵抗
はＩＴＯの１ｉ２０程度であるので、従来の一部ＩＴＯ
から構成されていたゲートバスラインと比較して、１衝
程度低い配線抵抗のゲートバスラインが実現できた。な
お、本実施例の場合にはドレインバスラインが一部ＩＴ
Ｏから構成されるが、ドレインバスラインにおいてはデ
イスプレィの縦方向に配置されるのでゲートバスライン
より長さが短いこと、薄膜電界効果型トランジスタの容
量についてはドレイン電極側のみ考慮すればよいことか
ら、配線抵抗、配線容量による信号の伝搬遅延は短い（
参考、昭和６２年電子情報通信学会秋期大会半導体・材
料部門１８５ページ）。したがって、信号電圧の書き込
み不足による表示品質の低下をもたらすことのない、よ
り大きなデイスプレィが実現できる。
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン３
ａは全部分をクロムがら形成できる。クロムの電気抵抗
はＩＴＯの１ｉ２０程度であるので、従来の一部ＩＴＯ
から構成されていたゲートバスラインと比較して、１衝
程度低い配線抵抗のゲートバスラインが実現できた。な
お、本実施例の場合にはドレインバスラインが一部ＩＴ
Ｏから構成されるが、ドレインバスラインにおいてはデ
イスプレィの縦方向に配置されるのでゲートバスライン
より長さが短いこと、薄膜電界効果型トランジスタの容
量についてはドレイン電極側のみ考慮すればよいことか
ら、配線抵抗、配線容量による信号の伝搬遅延は短い（
参考、昭和６２年電子情報通信学会秋期大会半導体・材
料部門１８５ページ）。したがって、信号電圧の書き込
み不足による表示品質の低下をもたらすことのない、よ
り大きなデイスプレィが実現できる。
本実施例においては、透明導電膜としてＩＴＯを用いた
が、Ｉｎ２０ｇや５ｎ０３も使用できる。また、ゲート
絶縁膜として、ＳｉＮｘのかわりに５ｉ０２を用いても
よい。さらに、ゲートバスライン、ドレインバスライン
のクロムのかわりに、Ｔａ、ＡＩ、Ｍｏ等の他の金属を
用いることも可能である。
が、Ｉｎ２０ｇや５ｎ０３も使用できる。また、ゲート
絶縁膜として、ＳｉＮｘのかわりに５ｉ０２を用いても
よい。さらに、ゲートバスライン、ドレインバスライン
のクロムのかわりに、Ｔａ、ＡＩ、Ｍｏ等の他の金属を
用いることも可能である。
本発明による他の薄膜電界効果型トランジスタ素子アレ
イの平面図を第２図に示す。この場合には、第１の金属
からなるクロムゲート電極２ａ及び透明ゲート電極２ｂ
を第２の金属からなるクロムゲートバスライン３ａの下
側にも配置することにより、ゲートバスラインの多重配
線を行ない、断線防止と配線抵抗のより低抵抗化を実現
している。また、ドレインバスラインにおいても、第２
の金属であるクロムによるドレイン電極４を透明ドレイ
ンバスライン５ｂ上に延長することにより、ドレインバ
スラインのゲートバスラインとの交差部付近を除くほと
んどの部分を金属から形成し、低抵抗化と、多重配線に
より断線防止策を施している。この他は第１図の実施例
と同じである。
イの平面図を第２図に示す。この場合には、第１の金属
からなるクロムゲート電極２ａ及び透明ゲート電極２ｂ
を第２の金属からなるクロムゲートバスライン３ａの下
側にも配置することにより、ゲートバスラインの多重配
線を行ない、断線防止と配線抵抗のより低抵抗化を実現
している。また、ドレインバスラインにおいても、第２
の金属であるクロムによるドレイン電極４を透明ドレイ
ンバスライン５ｂ上に延長することにより、ドレインバ
スラインのゲートバスラインとの交差部付近を除くほと
んどの部分を金属から形成し、低抵抗化と、多重配線に
より断線防止策を施している。この他は第１図の実施例
と同じである。
以上述べてきたように、本発明の薄膜電界効果型トラン
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなデイスプレィが
実現できる。
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなデイスプレィが
実現できる。
第１図（ａ）ないしくｇ＞は、本発明による薄膜電界効
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他の実施例の平面図
、第３図（ａ）ないしくｇ）は、従来の薄膜電界効果型
トランジスタ素子アレイの製造工程を説明する平面図及
び断面図である。 １・・・ガラス基板、２ａ・・・クロムゲート電極、２
ｂ・・・透明ゲート電極、３ａ・・・クロムゲートバス
ライン、４・・・ドレイン電極、５ａ・・・クロムドレ
インバスライン、５ｂ・・・透明ドレインバスライン、
６ａ・・・クロム画素電極、６ｂ・・・透明画素電極、
７−−・ＳｉＮｘ、８・−ａ −Ｓｉ：Ｈ１９−ｎ”
−ａ−５ｔ：Ｈｌｌｏ・・・薄膜電界効果型トランジス
タ、１４・・・ソース電極。
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他の実施例の平面図
、第３図（ａ）ないしくｇ）は、従来の薄膜電界効果型
トランジスタ素子アレイの製造工程を説明する平面図及
び断面図である。 １・・・ガラス基板、２ａ・・・クロムゲート電極、２
ｂ・・・透明ゲート電極、３ａ・・・クロムゲートバス
ライン、４・・・ドレイン電極、５ａ・・・クロムドレ
インバスライン、５ｂ・・・透明ドレインバスライン、
６ａ・・・クロム画素電極、６ｂ・・・透明画素電極、
７−−・ＳｉＮｘ、８・−ａ −Ｓｉ：Ｈ１９−ｎ”
−ａ−５ｔ：Ｈｌｌｏ・・・薄膜電界効果型トランジス
タ、１４・・・ソース電極。
Claims (1)
- 透光性絶縁基板上に、並列配置した複数本のゲートバス
ラインと並列配置した複数本のドレインバスラインとが
互いに交差して形成され、前記ゲートバスラインと前記
ドレインバスラインとで囲まれた領域に画素電極が形成
され、ゲートバスラインとドレインバスラインとの各交
差部付近に薄膜電界効果型トランジスタが形成され、各
々の前記薄膜電界効果型トランジスタのソース電極が前
記画素電極に接続し、ゲート電極が前記ゲートバスライ
ンに接続し、ドレイン電極が前記ドレインバスラインに
接続した薄膜電界効果型トランジスタ素子アレイにおい
て、前記画素電極は透明導電膜で形成され、透明導電膜
と第１の金属との積層膜により、島状のゲート電極、前
記ドレインバスラインが形成され、前記薄膜電界効果型
トランジスタ形成部及び前記ゲートバスラインと前記ド
レインバスラインとの各交差部には島状の絶縁層及び半
導体層が形成され、第２の金属により、前記薄膜電界効
果型トランジスタのドレイン、ソース電極、及び前記ゲ
ートバスラインが形成されていることを特徴とする薄膜
電界効果型トランジスタ素子アレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913789A JPH07119914B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
| US07/471,960 US4990460A (en) | 1989-01-27 | 1990-01-29 | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913789A JPH07119914B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198429A true JPH02198429A (ja) | 1990-08-06 |
| JPH07119914B2 JPH07119914B2 (ja) | 1995-12-20 |
Family
ID=11991070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1913789A Expired - Lifetime JPH07119914B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07119914B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303826A (ja) * | 1991-03-30 | 1992-10-27 | Nec Corp | アクティブマトリックス基板 |
| JP2006242987A (ja) * | 2005-02-28 | 2006-09-14 | Casio Comput Co Ltd | 薄膜トランジスタパネル |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPS6315283A (ja) * | 1986-07-08 | 1988-01-22 | 富士通株式会社 | 薄膜トランジスタマトリクスの形成方法 |
-
1989
- 1989-01-27 JP JP1913789A patent/JPH07119914B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPS6315283A (ja) * | 1986-07-08 | 1988-01-22 | 富士通株式会社 | 薄膜トランジスタマトリクスの形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303826A (ja) * | 1991-03-30 | 1992-10-27 | Nec Corp | アクティブマトリックス基板 |
| JP2006242987A (ja) * | 2005-02-28 | 2006-09-14 | Casio Comput Co Ltd | 薄膜トランジスタパネル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07119914B2 (ja) | 1995-12-20 |
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Legal Events
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