JPH02199562A - 二重化メモリコピー方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プロセッサおよびメモリ装置を二重化して、
運用系のシステムと待機系のシステムとを構成するデー
タ処理システムにおいて、両系のメモリ装置の記憶内容
を一致させるための二重化メモリコピー方式に関するも
のである。

［従来の技術］ 二重化メモリコピー方式とは、二重化メモリの内容を一
致させるための処理方式をいうもので、該方式を必要と
する前記データ処理システムの具体例としては、いわゆ
る二重化プロセッサ装置や、フォールト・トレラント・
プロセッサ装置を挙げることができる。

さて、゛従来、このようなデータ処理システムにおける
二重化メモリコピー方式として、特開昭６０−８６６４
０号公報に記載の技術が開発された。

この技術は、二つのメモリ装置が共有するメモリバスに
、プロセッサ、コピー処理用のデータ処理回路、バスア
ービタ等を接続しておいて、前記プロセッサが出力する
メモリコピー指示命令に従って、一方のメモリ装置に書
き込んだデータを他方の系のメモリ装置にコピーするも
のである。

［発明が解決しようとする課題］ とこ汐が、前述のような二重化メモリコピー方式におい
ては、書き込みｄ令が出された場合、まず、一方のメモ
リ装置への書き込みを終了させ、その後に、さらに一方
のメモリ装置へ書き込んだデータを他方のメモリ装置へ
写すため、−時的に、二重化メモリの内容が一致しない
場合が発生するという問題があり、今後の解決すべき課
題とされていた。

本発明は、前記事情に鑑みてなされたもので、二重化メ
モリの内容の一致をよりリアルタイムに達成することの
できる二重化メモリコピー方式を提供することを目的と
する。

［課題を解決するための手段］ 本発明に係る二重化メモリコピー方式は、プロセッサお
よびメモリ装置を二重化して、運用系のシステムと待機
系のシステムとを構成するデータ処理システムにおいて
、書き込み命令が出された場合に、同一のデータを−ラ
イトサイクルで両系のメモリ装置に書き込ませるもので
ある。

具体的には、予め、運用系に対して自系か他系かを区別
するための符号ビットをメモリ・アドレスの空きビ□ッ
トの一つに組み入れておいて、読み書き処理時に該符号
ビットを各メモリ装置に取り込ませて、符号ビットによ
って選択されたメモリ装置を動作させることとする。

また、運用系および待機系のメモリバス相互はメモリバ
ス連絡装置を介して接続しておき、このメモリバス連絡
装置には、メモリ・アドレス・モデイファイ回路と、ア
ドレス・ストローブ・モディファイ回路とを備えておく
。

メモリ・アドレス・モディファイ回路は、運用系のメモ
リバスに書き込み命令が出力された場合に、前記符号ビ
ットを使って待機系のメモリ装置を動作させる回路であ
る。

アドレス・ストローブ・モディファイ回路は、運用系の
メモリバスに書き込み命令が出力された場合に、運用系
メモリバス連絡装置から出力されたアドレス・ストロー
ブ信号を待機系メモリバス連絡装置のアドレス・ストロ
ーブ・モディファイ回路にて一定の修飾を施して待機系
のメモリバスに出力する回路である。

［作用］ 本発明に係る二重化メモリコピー方式は、運用系に対し
て自系か他系かを区別する符号ビットをメモリ・アドレ
スに組み入れ、さらに、待機系および運用系のメモリバ
ス相互を接続するメモリバス連絡装置には、メモリ・ア
ドレス・モディファイ回路と、アドレス・ストローブ・
モディファイ回路とを設けた構成である。

そして、運用系のメモリ装置に書き込み命令が出力され
たときには、前記メモリ・アドレス・モディファイ回路
を使って、自系を示す符号ビットのデータを待機系のメ
モリ装置に取り込ませるとともに、前記アドレス・スト
ローブ・モディファイ回路を使って、運用系に出力され
たアドレス・ストローブ信号に一定の修飾を施して待機
系のメモリ装置に出力し、書き込みを実施させる。

そのため、運用系のメモリ装置がデータの書き込みを実
施する場合には、同一のライトサイクルで待機系のメモ
リ装置にも同一のデータの書き込むことができ、二重化
メモリの内容の一致をよりリアルタイムに達成すること
ができる。

［実施例］ 以下、本発明の一実施例を第１図〜第５図に基づいて説
明する。

一実施例の二重化メモリコピー方式は、プロセッサおよ
びメモリ装置を二重化して、運用系のシステムと待機系
のシステムとを構成するデータ処環システムに使用する
もので、簡単に説明すれば、運用系のメモリ装置に書き
込み命令が出された場合に、待機系のメモリ装置も動作
状態にして、同時に両メモリ装置に書き込みを行わせる
ものである。

このような処理を行うために、一実施例の二重化メモリ
コピー方式では、システム構成に工夫を凝らすだけでな
く、メモリ・アドレスにおけるビットの割り振りにも工
夫を凝らしている。

まず、簡単に、システム構成を説明する。

一実施例の二重化メモリコピー方式を使うデータ処理シ
ステムは、いわゆる二重化プロセッサ装置であり、フォ
ールト・トレラント・プロセッサ装置として利用される
ものである。

具体的には、第２図に示すように、運用系のシステムＸ
と、待機系のシステムＹとから構成されている（運用系
であるか待機系であるかは固定されたものではなく、ど
ちらか一方が運用系として稼働していれば、他方は待機
系となる）。

運用系および待機系の各システムは、プロセッサ（ｃｐ
ｕ）１ｘ＋　　ｌｙと、メモリ装置２ｘ、２Ｙと、メモ
リバス３ｘ、３Ｙとを具備したもので、メモリバス３ｘ
、３Ｙ相互が二重化メモリコピーのために新設したメモ
リバス連絡装置４を介して接続されている。

このメモリバス連絡装置４は、運用系のメモリバス連絡
回路（ＭＸＣ）４Ｘと、待機系のメモリバス連絡回路（
ＭＸＣ）４ｙとから構成されていて、両メモリバス３Ｘ
、３Ｙ間での信号の受は渡しをする。

前述のメモリ装置２Ｘ、２Ｙのメモリ領域に関して、第
３図および第４図を使って説明する。

メモリ・アドレスのビットの割り振りは、第３図に示す
構成をなしている。

即ち、メモリ・アドレスは、Ａ　ｏ−Ａ　ｎまでの（ｎ
＋１）個のビットで構成している。そして、その内のＡ
。−Ａ６の（ａ＋１）個のビット（ただし、ｌ＜ａ＜ｎ
）を、一つの系のメモリ領域を表す実効ビットとして使
用している。また、Ａ、４．〜Ａｎのビットは、メモリ
容量に影響せず、かつシステム中のどの装置にも影響し
ない、いわゆる空きビットとしている。そして、この空
きビットＡ　ａ＋　１〜Ａｎの内の最上位のピッｌ−Ａ
。を、運用系Ｘに対して自系か他系かを区別するための
符号ピッ）Ｐとして使用している。

この符号ビットＰは、“０”の場合に自系を示し、“ｌ
“の場合に他系を示すものとし、読み書き処理時に該符
号ビットＰを各メモリ装置２　ｘ。

２Ｙに取り込ませて、自己が選択されているかどうかの
判断条件として使用する。

これにより、前記符号ビットＰとして“０″を取り込ん
だメモリ装置は、自己が選択されていると判断して動作
し、一方、符号ビットＰとして゛ビ′を取り込んだメモ
リ装置は、自己が選択されていないと判断して動作しな
い。

なお、前記符号ビットＰは、メモリ・アドレスを構成す
る各ビットの内、いわゆる空きビットの一つ、即ち、メ
モリ容量を表すのに影響せず、かつ、システム中どの装
置にも影響しないビットの一つに組み込めば良く、実施
例のように、空きビットの内の最上位のものである必要
はない。

このようなメモリ・アドレスを導入することによって、
プロセッサ側から見たメモリマツプは第４図の如（なる
。

この図において、全メモリ領域の内、符号５は自系のメ
モリ領域を示し、６は他系のメモリ領域を示す。

また、このメモリマツプ上で、符号Ｍ。−Ｍ４で示す位
置のアドレスは、前述のメモリ・アドレスの割り振りを
使うと、次のようである。

Ｍｏ；Ａｎ　〜Ａｏ　＝ＡＬＬ”０” Ｍ、；Ａｎ〜Ａ、、、＝Ａ　Ｌ　Ｌ　”０”Ａ、　〜Ａ
ｏ　＝ＡＬＬ　”ｌ” Ｍ２；Ａ、１＝１ Ａ、、　〜Ａ、＝Ａ　Ｌ　Ｌ　”Ｏ°゛Ｍ３；Ａ、１＝
、Ｉ Ａ　ｎ−Ｈ〜Ａ、、、＝ＡＬＬ　”Ｏ”Ａ、　〜Ａｏ　
　＝ＡＬＬ”ｌ” Ｍ、；Ａｎ〜Ａｏ　　＝ＡＬＬ”１” 次に、前述のメモリバス連絡装置４について説明する。

各メモリバス連絡回路４ｘ、４Ｙには、メモリノ望スに
出力された信号を流すラインとして、系選択ライン９と
、符号ライン１０と、アドレス・ストローブ・ライン１
１と、リード／ライト・ライン１２と、他系終了ライン
１３と、自系終了ライン１４と、ライトデータやリード
データを流すデータライン（図示路）とが設けられてい
る。

そして、前記符号ライン１０にはメモリ・アドレス・モ
ディファイ回路（以下、アドレス・モディファイ回路と
呼ぶ）１７が組み込まれ、また、アドレス・ストローブ
・ライン１１にはアドレス・ストローブ・モ≠イファイ
回路（以下、ストローブ・モディファイ回路と呼ぶ）１
８が組み込まれた構成になっている。

前述の各ラインにおいて、系選択ライン９は、運用系／
待機系を示す信号（ＡＣＴ／ＳＢＹ信号）が入ると、そ
の信号を前述のライン１０〜１４上の各制御端子に渡し
て、各ライン１０〜１４上での信号の流れを制御する回
路である。

運用系であるか待機系であるかは両系のプロセッサｌｘ
、ｌｙ同士で取り決められ、一方の系が運用系（Ａ　Ｃ
Ｔ）の場合に、他方は必ず待機系（百ＢＹ）となる。

また、それぞれのメモリバス連絡回路４ｘ＋４ｙは、そ
れぞれ自系のプロセッサからＡＣＴ／ＳＢＹの信号を取
り込む。

符号ライン１０はメモリ・アドレスにおける符号ビット
Ｐのデータ（以下、Ｐデータと呼ぶ）を流す回路であり
、前記アドレス・モディファイ回路１７を介さずにＰデ
ータを流す信号経路１０ａと、アドレス・モディファイ
回路１７を介してＰデータを流す信号経路１０ｂとを備
えている。

信号経路１０ａは、前記系選択ライン９から経路中の制
御端子］Ｏｃ、１０ｄにＡＣＴ信号が入る場合だけ、運
用系側から待機系側にＰデータを流し、ＳＢＹ信号が制
御端子１０ｃ、１０ｄに入ったときはＰデータを流さな
い。

信号経路１０ｂは、前記系選択ライン９の制御端子９ａ
によって反転させた信号がＡＣＴを示す場合（即ち、自
系のプロセッサから系選択ライン９に入力する信号がＳ
ＢＹ信号の場合）に、そのＡ’ＣＴ信号が経路中の制御
端子ｔｏｅ、ｌｏｆに入ることによって、運用系側から
の肩信号をアドレス・モディファイ回路１７を介して待
機系側にＰデータを流す。

前記アドレス・モディファイ回路１７は、系選択ライン
９に入るＡＣＴ／Ｓ’Ｂ’Ｙ信号と、リード／ライト・
ライン（以下、Ｒ／Ｗラインと呼ぶ）１２を流れるリー
ド／ライト信号（以下、Ｒ／Ｗ信号と呼ぶ）とを監視し
ている。

また、待機系のメモリ装置に読み出し命令が出力されて
いる場合には、信号経路１０ｂに入ったＰデータ’“ビ
′は、アドレス・モディファイ回路１７によって反転さ
せられミドデータ１１０１１として出力され、回路１７
の出力側にある待機系のメモリ装置を動作させる。

なお、前記制御端子９ａを経た信号がＳＢＹを示す場合
には、この経路１０ｂはＰデータを流さない。

アドレス・ストローブ・ライン１１はアドレス・ストロ
ーブ信号（以下、ＡＳ信号と呼ぶ）を流す回路であり、
前記ストローブ・モディファイ回路１８を介さずにに１
信号を流す信号経路１１ａと、ストローブ・モディファ
イ回路１８を介してＡＳ信号を流す信号経路１１ｂとを
備えている。

信号経路１１ａは、前記系選択ライン９から経路中の制
御端子１１Ｃ，１１ｄにＡＣＴ信号が入る場合だけ、運
用系から待機系に向けてＡＳ信号を流し、ＳＢＹ信号が
制御端子ｔｌＧ＋’ｌｌｄに入ったときはＡ’Ｓ信号を
流さない。

信号経路１．１．ｂは、前記系選択ライン９の制御端子
９ａによって反転させた信号がＡＣＴを示す場合（即ち
、自系のプロセッサから系選択ライン９に入力する信号
がＳＢＹ信号の場合）に、その信号が経路中の制御端子
ｌｉｅ、ｌｌｆに入ることによって、運用系側からのス
トローブ・モディファイ回路１８を介して待゛機系にＡ
Ｓ信号を流す。

ここに、ストロ□′−ブ・モディファイ回路１８は、Ａ
ＣＴ’／ＳＢＹ信号と、Ｒ／Ｗ信号と、Ｐデータとを監
視していて、運用系から書き込み命令が入った場合、あ
るいは運用系から待機系のメモリ装置に読み出し命令が
入った場合だけ、入ってくる肩信号に一定の修飾を施し
て出力する。

ここに、一定の修飾とは、例えば、運用系のメモリバス
に書き込み命令が出力された場合に、待機系のメモリ装
置も書き込み命令が出力されたと見せるように、運用系
に出されたＡＳ信号を修飾することをいう。

なお、制御端子９ａを経た信号がＳＢＹを示す場合には
、この経路１１’ｂはＡＳ信号を流さない。

また、Ｒ／Ｗライン１２は、メモリバスに出力された命
令が読み出し命令か書き込み命令かを示すＲ／Ｗ信号を
流す回路である。

このＲ／Ｗライン１２は、制御端子１２ａを介してＲ／
Ｗ信号を流す信号経路１２ｂと、制御端子１２Ｃを介し
てＲ／Ｗ信号を流す信号経路１２ｄとを具備している。

信号経路１２ｂは、プロセッサから系選択回路９に入る
信号かＡＣＴの場合に動作して、運用系から待機系にＲ
，／Ｗ倍信号流す。

信号経路１２ｄは、プロセッサから系選択回路９に入る
信号がＳＢＹの場合に動作して、運用系から待機系にＲ
／Ｗ信号を流す。

他系終了ライン１３は、待機系のメモリ装置の出力する
終了信号を運用系のプロセッサに取り込ませるための回
路で、制御端子Ｉ３ａによって系選択回路９に入る信号
がＡＣＴの場合に、待機系からの信号を運用系に取り込
む。

自系終了ライン１４は、待機になった場合のメモリ装置
の出力する終了信号を運用系のプロセッサに取り込ませ
るための回路で、制御端子１４ａによって、系選択ライ
ン９に入る信号がＳＢＹの場合に、待機系から運用系に
信号を流す。

待機系のメモリ装置から出る終了信号をＭＤＳＡＣＫＳ
信号と呼び、運用系のメモリ装置から出る終了信号をＭ
　Ｄ　Ｓ　Ａ’ＣＫ信号と呼ぶ。

これらのメモリパス連絡回路４　Ｘ、　、４Ｙ相互間で
は、回路構成が対称に設定されていて、これらの回路４
ｘ、４Ｙ相互間での各ライン相互の接続は、以下の如く
である。

ライン１０〜１２の場合は、それぞれ同種のライン同士
が接続され、ライン１３．１４に関しては、一方の系の
他系終了ライン１３と他方の系の自系終了ラインとが接
続されている。

以下に、前記一実施例による具体的な動作を説明する。

（４）　　運用系プロセッサ装置１ｘが自系のメモリ装
置２ｘにデータの書き込みを行う場合は、以下の如（で
ある。

運用系のメモリバスに出力された書き込み命令やライト
データは、連絡回路４ｘ、−４ＹのＲ／ＷラインＩ２や
図示路のデータラインを介することによって、待機系の
メモリバスに送られる。

また、運用系のメモリバス３ｘに出力されたＰデータ“
０゛′は、運用系の連絡回路４ｘの符号ライン１０にお
ける経路１０ａを通り、待機系の連絡回路４Ｙの符号ラ
イン１０における経路１．Ｏｂを経て、０′″のまま待
機系に出力される。

従って、運用系のメモリ装置２Ｘが、自系のメモバスよ
り取り込んだＰデータ“Ｏ゛により書き込み可能な状態
になる場合には、同一のライトサイクルで、待機系のメ
モリ装置２Ｙも書き込み可能な状態になる。

また、運用系のメモリバス３ｘに出力されたＡＳ信号は
、運用系の連絡回路４ｘのアドレス・ストローブ・ライ
ン１１における経路１４ａを通り、待機系の連絡回路４
Ｙ□のアドレス・ストローブ・ライン１１における経路
１１ｂを通り、該経路１１ｂのストローブ・モディファ
イ回路１８によって一定の修飾を施されて、待機系に出
力される。

従って、運用系のメモリ装置２Ｘが、自系のメモリバス
から取り込んだＡＳ信号によってライトデータを書き込
む場合には、同一のライトサイクルで、待機系のメモリ
装置２Ｙも、待機系のメモリバス連絡回路４Ｙの出力す
るＡＳ信号により同一のライトデータを書き込む。

そのため、本方式によれば、ボライトサイクルで、運用
系および待機系の双方のメモリ装置に、同一のデータを
書き込ませることができ、二重化メモリの内容の一致を
よりリアルタイムに達成することができる。

また、リアルタイムを重視した二重化フォールト・トレ
、ランド・プロセッサ装置等において、何らかの障害で
系の切替が発生しても、旧現用系で運用していた内容を
即継続し得る。

なお、運用系プロセッサ装置１ｘが自系のメモリ装置２
Ｘにデータの書き込みを命令した場合の、二重化メモリ
コピーのタイミングは、第５図の如（である。

図中８１はアドレス信号、Ｓ、はＲ／Ｗ信号、Ｓ３は運
用系のＡＳ信号、Ｓ４は待機系のＡＳ信号、Ｓ５はライ
トデー★、Ｓ６はＭＤＳＡＣＫ信号、Ｓ７はＭＤＳＡＣ
ＫＳ信号、Ｓｌｌは運用系プロセ・ツサが感知する応答
信号である。

運用系プロセッサ１ｘは、両系のメモリ装置２　ｘ。

２Ｙから、それぞれ終了信号ｓ、、Ｓ７を受けることに
より、書き込み動作を終了する。

（２）運用系プロセッサ１ｘが自系のメモリ装置２ｘか
らデータを読み出す場合は、以下の如くである。

運用系のメモリバス３ｘに出力されたＰデータ“′０“
は、運用系の連絡回路４、の符号ラインＩＯにおける経
路１０ａを通り、待機系の連絡回路４Ｙの符号ラインＩ
Ｏにおける経路１０ｂを経ることによって反転して、“
１°゛となって待機系に出力される。

また、運用系のメモリバス３ｘに出力されたＡ否信号は
、運用系の連絡回路４ｘのアドレス・ストローブ・ライ
ン１１における経路１１ａを通り、待機系の連絡回路４
Ｙのアドレス・ストローブ・ライン１１における経路１
１ｂに入るが、該経路１１ｂのストローブ・モディファ
イ回路１８によって無効とされる。

従って、運用系のメモリ装置に読み出し命令が出ている
場合には、待機系は動作せず、運用系のメモリ装置だけ
からデータが読み出される。

（３）運用系プロセッサ１ｘが待機系のメモリ装置２Ｙ
からデータを読み出す場合は、以下の如くである。

運用系のメモリバス３ｘに出力されたＰデータ“１″は
、運用系の連絡回路４ｘの符号ラインＩＯにおける経路
１０ａを通り、待機系の連絡回路４Ｙの符号ライン１０
における経路１０ｂを経ることによって反転して、“０
′”となって待機系に出力される。

また、運用系のメモリバス３ｘに出力されたＡ否信号は
、運用系の連絡回路４ｘのアドレス・ストローブ・ライ
ン１１における経路１１ａを通り、待機系の連絡口１４
Ｙのアドレス・ストローブ・ライン１１における経路１
　ｌｂに入り、該経路１１ｂのストローブ・モディファ
イ回路１８によって一定の修飾を施されて待機系に出力
される。

従って、運用系のプロセッサから待機系のメモリ装置に
読み出し命令が出された場合には、運用系のメモリ装置
は自系に出力されたＰデータ“１゛のために動作せず、
待機系のメモリ装置だけからデータが読み出される。

即ち、読み出し動作の場合には、両系のメモリ装置を、
択一的に利用することができる。

［発明の効果］ 以上の説明から明らかなように、本発明に係る二重化メ
モリコピー方式は、運用系に対して自系か他系かを区別
する符号ビットをメモリ・アドレスに組み入れ、さらに
、待機系および運用系のメモリバス相互を接続するメモ
リバス連絡装置には、メモリ・アドレス・モディファイ
回路と、アドレス・ストローブ・モディファイ回路とを
設けた構成である。

そして、運用系のメモリ装置に書き込み命令が出力され
たときには、前記メモリ・アドレス・モディファイ回路
を使って、自系を示す符号ビットのデータを待機系のメ
モリ装置に取り込ませるとともに、前記アドレス・スト
ローブ・モディファイ回路を使って、運用系に出力され
たアドレス・ストローブ信号に一定の修飾を施して待機
系のメモリ装置に出力し、書き込みを実施させる。

そのため、運用系のメモリ装置がデータの書き込みを実
施する場合には、同一のライトサイクルで待機系のメモ
リ装置にも同一のデータの書き込むことができ、二重化
メモリの内容の一致をよりリアルタイムに達成すること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリバス連絡装置
の回路図、第２図は本発明を適用するデータ処理システ
ムのブロック図、第３図は前記一実施例におけるメモリ
・アドレスの構成図、第４図は前記データ処理システム
におけるメモリマツプ上でのメモリ領域の説明図、第５
図は一実施例における二重化メモリコピーのタイミング
チャートである。 １ｘ、ＩＹ・・・・・・プロセッサ、２　ＸＨ２Ｙ・・
・・・・メモリ装置、３Ｘ、３Ｙ・・・・・メモリバス
、４・・・・・・メモリバス連絡装置、４ｘ、４ｙ・・
・・・・メモリバス連絡回路、５・・・・・・自系メモ
リ領域、６・・・・・・他系メモリ領域、９・・・・・
・系選択ライン、１０・・・・・・符号ライン、１１・
・・・アドレス・ストローブ・ライン、１２・・・・・
・Ｒ／Ｗライン、１３・・・・・他系終了ライン、１４
・・・・・・自系終了ライン、１７・・・・・・メモリ
・アドレス・モディファイ回路、１８・・・・・・アド
レス・ストローブ・モディファイ回路。 のののののののの

Claims (1)

1. 【特許請求の範囲】 プロセッサおよびメモリ装置を二重化して、運用系のシ
   ステムと待機系のシステムとを構成するデータ処理シス
   テムにおいて、 予め、運用系に対して自系か他系かを区別するための符
   号ビットをメモリ・アドレスの空きビットの一つに組み
   入れておいて、読み書き処理時に該符号ビットを各メモ
   リ装置に取り込ませて、符号ビットによって選択された
   メモリ装置を動作させることとし、 一方、運用系および待機系のメモリバス相互はメモリバ
   ス連絡装置を介して接続しておき、このメモリバス連絡
   装置には、 運用系のメモリバスに書き込み命令が出力された場合に
   、前記符号ビットを使って待機系のメモリ装置を動作さ
   せるメモリ・アドレス・モディファイ回路と、 運用系メモリバス連絡装置から出力されたアドレス・ス
   トローブ信号に一定の修飾を施して待機系のメモリ装置
   に取り込ませて動作させるアドレス・ストローブ・モデ
   ィファイ回路を設けて、前記メモリバス連絡装置を介し
   て、運用系のメモリ装置に書き込む内容を待機系のメモ
   リ装置にも書き込ませることを特徴とした二重化メモリ
   コピー方式。