JPS6159565A - マルチコンピユ−タシステムの割込入力装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マルチコンピュータシステムに係り、特に、
割込処理に好適な割込入力装置に関する６〔発明の背景
〕 従来の装置は特開昭５８−４３０５４号、特開昭５８−
６０３３４号公報に記載のように、複数台の中央処理装
置（以下ＣＰＵ）とプロセス入出力装置ｉ！（以下ＰＩ
１０）を共用転送バスを用いて結合したマルチコンピュ
ータシステムではＰＩ／○データは共用のデータバスを
通して各ＣＰＵに、サイクリックに転送を行なっていた
。

しかし、割込入力信号を一台あるいは複数のＣＰＵに共
通に与え、割込処理を行なう点については配慮されてい
なかった。まず、ＣＰＵ毎に割込専用カードを設けると
すると、その割込情報は該当するＣＰＵへの入力のみと
なり、他のＣＰＵへは転送されない。また、全ＣＰＵに
共通した割込専用カードを設けると、前述のＣＰＵとＰ
Ｉｌｏを結ぶ共用転送バス以外に割込専用カードと全Ｃ
ＰＵ間に接続が必要となる。しかも、システムの変更が
容易に行なえないという問題がある。また、共用転送バ
スを介して割込入力信号をＣＰＵに読み込ませようとす
ると、ＣＰＵは、常に、サイクリックに割込専用カード
のアドレスをアクセスしていなければならない、そこで
、一つの割込入力信号を複数のＣＰＵで共用でき、かつ
、簡単なハードで構成される方法が必要となってきた。

なお、この方法として関連するものには、例えば、特公
昭５８−４６７２５号公報に開示されている。

〔発明の目的〕

本発明の目的は、割込専用カードを用いることなく、Ｃ
ＰＵが読み取り後、リセットされる割込信号を、非同期
で動作する複数のＣＰＵ間で共用するための割込入力装
置を提供するにある。

〔発明の背景〕

本発明は、複数のＣＰＵごとに割込入力検出回路及び割
込レジスタを設け、任意の割込アドレスの割込情報を、
全てのＣＰＵ、あるいは、特定のＣＰＵの割込レジスタ
に入力し、共通の割込信号により各ＣＰＵが割込処理を
行なうようにしたものである。

〔発明の概要〕

第１図は、本発明の実施例の全体構成図である。

図において、ＣＰＵ−Ａｌ、ＣＰＵ−Ｂ２．・・・ＣＰ
Ｕ−Ｎ３は非同期に動作する中央処理装置、ＰＩ１０４
は全ＣＰＵに共通なプロセス入出力装置、ＩＮＴ−Ａ８
．ＩＮＴ−Ｂ９．・・・ＩＮＴ−Ｎ１０は割込入力装置
、メモリＡ・５．メモリＢ・６、・・・メモリＮ・７は
各ＣＰＵが個々に持つメモリである。

各ＣＰＵＩ〜３は、ＣＰＵ単位のバスにより割込入力装
置ＩＮＴ８〜１０．及びメモリ５〜７をアクセスする。

メモリ５〜７相互間は、ＣＰＵ系のバスとは別の共用転
送バス１１で結合され、バス制御装置１２によって、共
通のＰＩｌｏとサイクリックにデータの転送を行なう。

また、割込入力装置８〜１０も、共用転送バス１１によ
り、ＰＩ１０４からの割込入力を受は付けている。

第２図に、本発明の割込入力装置を示す。

割込入力装置８は、割込情報としたい入力データに対応
した入力アドレスを任意に設定できる割込アドレス設定
回路１３、割込アドレスコンベア回路１４、ＰＩ１０４
からの割込入力を検出する割込入力検出回路１５、割込
情報を記憶する割込レジスタ１６１割込マスクレジスタ
１７、およびＣＰＵとのインターフェイス回路から成る
。

常時は、ＰＩ１０４からの入力データは共通転送バス１
１を介してメモリ５に入力されるが、割込アドレス設定
回路１３により設定された特定アドレスに対応した入力
データは、メモリ５に入力されると共に、割込入力検出
回路１５に入力され、割込アドレスのデータに変化が生
じた場合（割込起動状Ｓ）は割込レジスタ１６の任意ビ
ットにフラグを立てる。つまり、通常のＰＩカードの情
報を割込信号として使うこととなり、専用の割込カード
は不要となる。そして、割込レジスタ１６のビットに対
応した割込マスクレジスタ１７のビットが割込許可され
ていれば１割込信号をＣＰＵＩに出し、ＣＰＵＩの割込
処理を起動する０割込マスクレジスタ１７のビットが割
込禁止状態であれば割込信号は出力されず、割込情報は
無視されるものとする。

動作を第３図により説明する。

共用転送バス系のアドレスバスでは、サイクリックにア
ドレスが更新され、それに対応したＰＩ１０データがデ
ータバスにオンバスされる。前述の割込入力装置内の割
込アドレス設定回路によって設定した割込アドレスと、
アドレスバスからのアドレスが一致した時、割込アドレ
ス一致信号が出力され、その時のデータバス上の入力デ
ータを割込入力検出回路に入力する６そして、データの
変化を検出してＰＩＩ信号（割込入力信号）を割込レジ
スタに書込む６割込マスクレジスタが割込許可状態であ
れば、割込信号をＣＰＵに出す。

ＣＰＵは、その割込信号により、ＣＰＵ系のアドレスバ
スに割込レジスタのアドレス、及び、読込信号ＲＥＱを
出力し、割込レジスタの割込情報、及び、応答信号ＡＣ
Ｋにより割込処理を行なう。

〔発明の効果〕

本発明によれば、複数のＣＰＵと共通のＰＩｌｏから構
成されるマルチコンピュータシステムにおいて、割込情
報を簡単なハード構成で複数のＣＰ’Ｕで共用すること
ができる６ また、専用の割込カードを用いることなく任意の入力デ
ータを割込信号として利用できる。

【図面の簡単な説明】

第１図は、本発明の一実施例のブロック図、第２図は、
本発明のハード構成図、第３図は実施例の動作説明図で
ある６ ８・・・割込入力装置、１３・・・割込アドレス設定回
路、１４・・・割込アドレスコンベア回路、１５・・・
割込入力検出回路、１６・・・割込レジスタ、１７・・
・割込マスクレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、非同期に動作する複数の中央処理装置とプロセス入
   出力装置とを共用転送バスを用いて結合したマルチコン
   ピュータシステムにおいて、 割込アドレスを任意に設定できる割込アドレス設定回路
   及び割込アドレスコンペア回路、割込を検出する割込入
   力検出回路、割込情報を格納する割込レジスタ、割込の
   許可あるいは禁止を設定する割込マスクレジスタから成
   る割込入力装置を、複数の前記中央処理装置毎に設けた
   ことを特徴とするマルチコンピュータシステムの割込入
   力装置。