JPH02199699A

JPH02199699A - 半導体メモリ

Info

Publication number: JPH02199699A
Application number: JP1018306A
Authority: JP
Inventors: Hiroaki Murakami; 博昭村上; Osamu Matsumoto; 修松本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-27
Filing date: 1989-01-27
Publication date: 1990-08-08
Anticipated expiration: 2011-02-14
Also published as: KR900012267A; US5015890A; JPH0814995B2; EP0383009A2; KR930007278B1; DE69009212T2; EP0383009B1; EP0383009A3; DE69009212D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ＭＯＳ（絶縁ゲート型）トランジスタを用い
てなるセンス回路に係り、リード・オンリ・メモリ（Ｒ
ＯＭ）とかランダム・アクセス・メモリ（ＲＡＭ）など
の半導体メモリなどに使用されるセンス回路に関する。

（従来の技術）第１２図は、ＲＯＭの回路構成の一部を示している。こ
こでは、メモリセルが二次元の格子状（例えば説明の簡
単化のために６行Ｘ２４列）に配列されたメモリセルア
レイＭＡおよびその周辺回路の一部を示している。この
メモリセルアレイＭＡは、各列線（ビット線）ＢＬＩ〜
ＢＬ２４ごとに複数個のメモリセル（例えばＮチャネル
ＭＯＳトランジスタ）が並列に接続され、この各Ｎチャ
ネルＭＯＳトランジスタのゲートに各行線（ワード線）
ＷＬＩ〜ＷＬ６が接続されており、プログラマブル・ロ
ジック・アレイ（ＰＬＡ）により構成されている。

ワード線ＷＬＩ−ＷＬＢは、入力端子１０１〜ｔｏｅか
らの信号ＩＮＩ−ＩＮＢがインバータ１０７〜１１２に
より反転されたワード線駆動信号ＩＮＩ〜ＩＮ６により
駆動され、ビット線ＢＬＩ〜ＢＬ２４に読出された信号
はそれぞれセンス回路ＳＡＩ〜５Ａ２４によりセンスさ
れ、このセンス回路ＳＡＩ〜５Ａ２４の出力は、例えば
８列ごとに設けられた８人力オア回路０ＲＩ−ＯＲ３を
経て出力端子１１３〜１１５に出力される。

第１３図は、第１２図中の１列分の回路（例えば第１列
目の回路）を代表的に取出し、その従来例を示している
。即ち、第１３図において、Ｎｌ〜ＮＢは並列接続され
たメモリセル用のＮチャネルＭＯＳトランジスタであり
、各ソース相互接続点が基準電位である接地電位ＶＳＳ
に接続され、各ドレインがビット線ＢＬに接続され、各
ゲートにはワード線駆動信号ＩＮＬ〜ＩＮＢのうちの１
つが入力する。

ビットＩＢＬに入力端が接続されているセンス回路ＳＡ
において、ＴＰＩは電源電位Ｖｃｃとビット線ＢＬとの
間にソース・ドレイン間が接続されているプリチャージ
用のＰチャネルＭＯＳトランジスタ、ＴＰ２は同じ（Ｖ
ｃｃ電位とビット線ＢＬとの間にソース９ドレイン間が
接続されているハイレベル保持用のＰチャネルＭＯＳト
ランジスタ、ＩＶＩはビット線ＢＬに入力端が接続され
た第１のインバータ、ＩＶ２はこの￥Ｓ１のインバータ
ＩＶＩの出力を反転して出力信号ＯＵＴとする第２のイ
ンバータであり、この出力信号ＯＵＴは第１２図のオア
回路１１３に入力する。プリチャージ用のトランジスタ
ＴＰＩのゲートにはプリチャージ信号ＰＲが入力し、ハ
イレベル保持用のトランジスタＴＰ２のゲートには第１
のインバータＩＶＩの出力が人力する。

次に、上記センス回路の動作について、第１４図および
第１５図を参照して説明する。第１４図は、出力信号Ｏ
ＵＴがハイレベル（“Ｈ”）からロウレベル（“Ｌｏ）
に変化する場合の様子を示しており、初期状態（図示期
間Ａ）では、ワード線駆動信号ｌＮｌ−ｌＮ３がそれぞ
れＬ”ＮチャネルＭＯＳトランジスタＮｌ〜ＮＢはそれ
ぞれオフになっており、プリチャージ信号ＰＲは“Ｈ”
　プリチャージ用のトランジスタＴＰＩはオフになって
おり、ハイレベル保持用のトランジスタＴＰ２はオンに
なっており、このハイレベル保持用のトランジスタＴＰ
２によりビット線ＢＬは“Ｈ″レベル供給されており、
第１のインバータＬｖ１の出力は１Ｌ１であり、この１
Ｌ”によってハイレベル保持用のトランジスタＴＰ２が
オンになっている。

この後、図示の期間Ｂのように、先ず、プリチャージ信
号ＰＲが活性化レベルａ　Ｌ　ａになり、引き続き、ワ
ード線駆動信号ＩＮＩ〜ＩＮＢのうちの例えば信号ＩＮ
Ｉ以外の信号ＩＮ２〜ＩＮＢは“Ｌｏを保持したままで
信号ＩＮＩが活性化レベル“Ｈ”に遷移すると、プリチ
ャージ用のトランジスタＴＰＩがオンになった後にＮチ
ャネルＭＯＳトランジスタＮ１がオンになる。これによ
り、ビット線ＢＬの電位は“Ｌ“に遷移し始めるが、オ
ン状態のプリチャージ用のトランジスタＴＰＩおよびハ
イレベル保持用のトランジスタＴＰ２から電流が供給さ
れているので、徐々に遷移し始める。このビット線ＢＬ
の電位が第１のインバータＩＶＩの閾値電圧ＶＴＨＩよ
り低くなると、この第１のインバータＩＶＩは反転し、
その出力が“Ｌ”から“Ｈ′に遷移し始める。この第１
のインバータＩＶＩの出力の電位が第２のインバータＩ
Ｖ２の閾値電圧Ｖ　Ｔｌ（２より高くなると、第２のイ
ンバータＩＶ２が反転し、出力信号ＯＵＴは“Ｌ”にな
る。また、第１のインバータＩＶＬの出力“Ｈ″により
ハイレベル保持用のトランジスタＴＰ２はオフになる。

この後、図示の期間Ｃのように、信号ＩＮＩは“Ｈ”、
残りの信号ＩＮ２〜ＩＮ８は′Ｌ”を保持したままでプ
リチャージ信号ＰＲが非活性化レベル“Ｈ”になると、
プリチャージ用のトランジスタＴＰＩがオフになり、ビ
ット線ＢＬはオン状態のＮチャネルＭＯＳトランジスタ
Ｎ１によりＬ”状態に保持され、第１のインバータＩＶ
Ｉの出力は“Ｈ”状態に保持され、第２のインバータＩ
Ｖ２の出力信号ＯＵＴは“Ｌ″状態保持される。

第１５図は、出力信号ＯＵＴが“Ｌ”から“Ｈ”に変化
する場合の様子を示しており、初期状態（図示期間Ａ）
では、ワード線駆動信号ＩＮＩ〜ＩＮＳのうちの例えば
信号ＩＮＩ以外の信号ＩＮ２〜ＩＮ６は’Ｌ、’　、信
号Ｉ　Ｎｌ　ハ”Ｈ’　１．：なっており、Ｎチャネル
ＭＯＳトランジスタＮ１〜Ｎ６のうちのトランジスタＮ
ｌはオン状態、残りのトランジスタＮ２〜Ｎ８はオフ状
態になっている。プリチャージ信号ＰＲは“Ｈ”、プリ
チャージ用のトランジスタＴＰＩはオフになっており、
ハイレベル保持用のトランジスタＴＰ２もオフになって
おり、ビット線ＢＬはオン状態のトランジスタＮ１によ
りＬ”レベルが供給されており、第１のインバータＩＶ
Ｉの出力は“Ｈ＃であり、この′Ｈ′によってハイレベ
ル保持用のトランジスタＴＰ２がオフになっている。

この後、図示の期間Ｂのように、先ず、プリチャージ信
号ＰＲが活性化レベル“Ｌ”になり、引を保持したまま
で信号ＩＮＩが非活性化レベル“Ｌｍに遷移すると、プ
リチャージ用のトランジスタＴＰＩがオンになった後に
ＮチャネルＭＯＳトランジスタＮｌがオフになる。これ
により、ビット線ＢＬは“Ｈ＃に遷移し始める。このビ
ット線ＢＬの電位が第１のインバータＩＶＩの閾値電圧
’／ＴＨＩより高くなると、この第１のインバータＩＶ
Ｉは反転し、その出力が“Ｈ”から“Ｌｏに遷移し始め
る。この第１のインバータＩＶＩの出力の電位が第２の
インバータＩＶ２の閾値電圧Ｖ　ＴＨ２より低くなると
、第２のインバータＩＶ２が反転し、出力信号ＯＵＴは
“Ｈ゛になる。また、第１のインバータＩＶＩの出力“
Ｌ“によりハイレベル保持用のトランジスタＴＰ２がオ
ンになる。

この後、図示の期間Ｃのように、ワード線駆動信号ＩＮ
Ｉ−ＩＮＢがＬ”を保持したままでプリチャージ信号Ｐ
Ｒが非活性化レベル“Ｈ”になると、プリチャージ用の
トランジスタＴＰＩがオフになり、ビット線ＢＬはオン
状態のハイレベル保持用のトランジスタＴＰ２により′
Ｈ”状態に保持され、第１のインバータＩＶＬの出力は
Ｌ”状態に保持され、第２のインバータＩＶ２の出力信
号ＯＵＴは“Ｈ′状態に保持される。

しかし、上記センス回路においては、プリチャージ信号
入力が“Ｌ”に遷移してからワード線駆動信号入力が“
Ｈ”に遷移するまでの時間Δｔと、ワード線駆動信号入
力が“Ｈ”に遷移してから出力信号ＯＵＴが“Ｌ”に変
化するまでの時間（第１４図中のｔｐＨＬ）との和（Δ
ｔ＋ｔｐＨＬ）、およびプリチャージ信号入力が“Ｌ“
に遷移してから出力信号ＯＵＴが“Ｈ”に変化するまで
の時間（第１５図中のｔｐＬＨ）が大きく、センス回路
の動作速度が遅いという問題がある。

以下、この問題点について詳述する。プリチャージ用の
トランジスタＴＰＩのオン抵抗をＲｐｌ、ハイレベル保
持用のトランジスタＴＰ２のオン抵抗をＲｐ２、Ｎチャ
ネルＭＯＳトランジスタＮ１〜ＮＧのそれぞれのオン抵
抗をＲＮ、　　“Ｈ”レベルの電位をＶｃｃ（例えば５
■）、″Ｌ″Ｌｏルの電位を０（ｖ）で表わし、第１の
インバータＩＶＩの閾値電圧ＶＴＨＩを例えばＶｃｃ／
２に設定したとする。第１４図中の期間Ｂに出力信号Ｏ
ＵＴが“Ｈ′から“Ｌ”へ遷移するためには、このとき
プリチャージ用のトランジスタＴＰＩおよびハイレベル
保持用のトランジスタＴＰ２がそれぞれオンしているの
で、ビット線ＢＬの電位ＶＢＬが第１のインバータの閾
値電圧ＶＴ）１１より低（なる必要がある。これを式で
表わすと、となる。この不等式を解くと、を得る。つまり、（１）式は、プリチャージ用のトラン
ジスタＴＰＩのオン抵抗ＲｐＬおよびハイレベル保持用
のトランジスタＴＰ２のオン抵抗Ｒｐ２の並列抵抗値が
ＮチャネルＭＯＳトランジスタＮｌのオン抵抗ＲＮより
も大きくなる必要があることを示している。この場合、
一般に、半導体メモリにおいて、ＮチャネルＭＯＳトラ
ンジスタはデザインルールの最小寸法を用いるのでその
オン抵抗ＲＮは大きく、このＮチャネルＭＯＳトランジ
スタのオン抵抗ＲＮよりもプリチャージ用のトランジス
タＴＰＩのオン抵抗Ｒｐｌおよびノ＼イレベル保持用の
トランジスタＴＰ２のオン抵抗Ｒｐ２の並列抵抗値が大
きくなる必要があるということは、このプリチャージ用
のトランジスタＴＰＩのオン抵抗Ｒｐｌおよびハイレベ
ル保持用のトランジスタＴＰ２のオン抵抗Ｒｐ２をそれ
ぞれかなり大きく設定する必要がある。このことは、伝
達時間１ｐｏａオン抵抗の関係からみれば、伝達時間ｔ
ｐが増大する要因になり、前記したように信号入力が遷
移してから出力信号ＯＵＴが変化するまでの時間（第１
４図中のｔｐＨ，第１５図中のｔｐＬＨ）が大きくなる
ことを意味し、センス回路の動作速度が遅くなる原因に
なる。

また、前記センス回路においては、出力信号ＯＵＴが“
Ｈ”から“Ｌ”に変化する場合の時間Δｔ＋ｔｐＨＬと
出力信号ＯＵＴが′Ｌ１から“Ｈｌに変化する場合の時
間ｔｐＬＨとの間に、７Δｔ　＋　ｔ　ｐＨＬ＞　ｔ　
ｐＬＨの関係がある。この理由を述べると、第１４図に
示したように、出力信号ＯＵＴが“Ｈｌから“Ｌ”に変
化する場合には、期間Ｂにおいてプリチャージ信号ＰＲ
が“Ｌｏに遷移した後に信号ＩＮＩが“Ｈ”に遷移した
時、ビット線ＢＬの電位は′Ｌ”に遷移し始めるが、オ
ン状態のプリチャージ用のトランジスタＴＰＩおよびハ
イレベル保持用のトランジスタＴＰ２から電流が供給さ
れているので徐々に遷移し、信号ＩＮＩが“Ｈ”に遷移
してから少し後に出力信号ＯＵＴのレベル遷移が始まる
ことになり、Δｔ＋ｔｐＨＬは大きい。これに対して、
第１５図に示したように、出力信号ＯＵＴが′Ｌ”から
“Ｈ＃に変化する場合には、期間Ｂにおいてプリチャー
ジ信号ＰＲが“Ｌ”に遷移した時、ビット線ＢＬの電位
は直ぐに“Ｈ”に遷移し始めるので、プリチャージ信号
ＰＲが“Ｌ”に遷移した直後に出力信号ＯＵＴのレベル
遷移が始まることになり、ｔｐＬＨは小さい。

（発明が解決しようとする課題）上記したように従来のセンス回路は、センス動作の条件
としてプリチャージ用のトランジスタのオン抵抗および
ハイレベル保持用のトランジスタのオン抵抗をそれぞれ
かなり大きく設定する必要があり、信号入力が遷移して
から出力信号が変化するまでの時間が大きく、動作速度
が遅いという問題がある。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、信号入力が遷移してから出力信号が変化する
までの時間が小さくなり、センス回路の動作速度が速く
なり、しかも消費電流の低減化が可能となり、半導体メ
モリに使用して好適なセンス回路を提供することにある
。

また、本発明は、電源電圧が例えば５ｖから２ｖ程度ま
での広い範囲にわたり、゛正常な動作が可能となり、し
かも高速性を有し、半導体メモリに使用して好適なセン
ス回路を提供することを目的とする。

［発明の構成コ（課題を解決するための手段）第１の発明に係るセンス回路は、電源電位と入力端との
間に接続されて恒常的または一時的に電源電位を伝達す
る電源電位伝達手段と、上記入力端の電位とは逆相の信
号がゲートに与えられ、前記電源電位と入力端との間で
電源電位伝達手段に直列に接続された第１のＮチャネル
ＭＯＳトランジスタとを具備することを特徴とする。

第２の発明に係るセンス回路は、電源電位と入内端との
間に接続されて恒常的または一時的に電源電位を伝達す
る電源電位伝達手段と、上記入力端と基準電位との間に
接続されて恒常的または一時的に基準電位を伝達する基
準電位伝達手段と、上記入力端の電位とは逆相の信号が
それぞれのゲートに与えられ、前記電源電位と入力端と
の間で電源電位伝達手段に直列に接続された第１のＮチ
ャネルＭＯＳトランジスタおよび上記入力端と基準電位
伝達手段との間で基準電位伝達手段に直列に接続された
第１のＰチャネルＭＯＳトランジスタとを具備すること
を特徴とする。

第３の発明に係るセンス回路は、電源電位と入力端との
間に接続されて恒常的または一時的に電源電位を伝達す
る電位伝達手段と、上記入力端の電位と同相の信号がゲ
ートに与えられ、前記電源電位と上記入力端との間で前
記電位伝達手段に直列に接続された第１のＭＯＳトラン
ジスタとを具備することを特徴とする。

第４の発明に係るセンス回路は、電源電位と入力端との
間に接続されて恒常的または一時的に電源電位を伝達す
る第１の電位伝達手段と、上記入力端の電位と逆相の信
号がゲートに与えられ１、前記電源電位と上記入力端と
の間で第１の電位伝達手段に直列に接続された第１のＭ
ＯＳトランジスタと、電源電位と入力端との間に接続さ
れて恒常的または一時的に電源電位を伝達する第２の電
位伝達手段と、上記入力端の電位と同相の信号がゲート
に与えられ、前記電源電位と上記入力端との間で第２の
電位伝達手段に直列に接続され、前記第１のＭＯＳトラ
ンジスタとは逆導電型の第２のＭＯＳトランジスタとを
具備することを特徴とする。

第５の発明に係るセンス回路は、基準電位と入力端との
間に接続されて恒常的または一時的に基準電位を伝達す
る電位伝達手段と、上記入力端の電位と同相の信号がゲ
ートに与えられ、前記基準電位と上記入力端との間で前
記電位伝達手段に直列に接続された第１のＭＯＳトラン
ジスタとを具備することを特徴とする。

第６の発明に係るセンス回路は、基準電位と入力端との
間に接続されて恒常的または一時的に基準電位を伝達す
る第１の電位伝達手段と、上記入力端の電位と逆相の信
号がゲートに与えられ、前記基準電位と上記入力端との
間で第１の電位伝達手段に直列に接続された第１のＭＯ
Ｓトランジスタと、基準電位と入力端との間に接続され
て恒常的または一時的に基準電位を伝達する第２の電位
伝達手段と、上記入力端の電位と同相の信号がゲートに
与えられ、前記基準電位と上記入力端との間で第２の電
位伝達手段に直列に接続され、前記第１のＭＯＳトラン
ジスタとは逆導電型の第２のＭＯＳトランジスタとを具
備することを特徴とする。

第７の発明に係るセンス回路は、電源電位と入力端との
間に接続されて恒常的または一時的に電源電位を伝達す
る第１の電源電位伝達手段と、上記入力端と基準電位と
の間に接続されて恒常的または一時的に基準電位を伝達
する基準電位伝達手段と、上記入力端の電位とは逆相の
信号がそれぞれのゲートに与えられ、前記電源電位と入
力端との間で第１の電源電位伝達手段に直列に接続され
た第１のＮチャネルＭＯＳトランジスタおよび上記入力
端と基準電位伝達手段との間で基準電位伝達手段に直列
に接続された第１のＰチャネルＭＯＳトランジスタと、
電源電位と入力端との間に接続されて恒常的または一時
的に電源電位を伝達する第２の電源電位伝達手段と、上
記入力端の電位と同相の信号がゲートに与えられ、前記
電源電位と上記入力端との間で第２の電源電位伝達手段
に直列に接続された第２のＰチャネルＭＯＳトランジス
タとを具備することを特徴とする。

（作用）第１の発明に係るセンス回路においては、入力端の電位
が′Ｌ′に遷移し始める時、この時に電源電位伝達手段
からの電流の供給はオフ状態の第１のＮチャネルＭＯＳ
トランジスタにより遮断され、入力端の電位の遷移が一
層速くなる。また、センス動作の条件として電源電位伝
達手段のオン抵抗を低く設定することが可能となる。こ
れにより、入力端の電位が“Ｌｏに遷移し始めてから出
力信号のレベル遷移が始まるまでの時間ｔｌ）ＨＬが一
層短くなる。

第２の発明に係るセンス回路においては、入力端の電位
が“Ｌ”に遷移し始める時、この時に電源電位伝達手段
からの電流の供給はオフ状態の第１のＮチャネルＭＯＳ
トランジスタにより遮断され、しかも、この時にオン状
態になっている第１のＰチャネルＭＯＳトランジスタお
よび基準電位伝達手段との直列回路を通して入力端の電
荷が基準電位に放電されるようになり、入力端の電位の
遷移が一層速くなる。また、センス動作の条件として電
源電位伝達手段のオン抵抗を低く設定することが可能と
なる。これにより、入力端の電位が“Ｌ”に遷移し始め
てから出力信号のレベル遷移が始まるまでの時間ｔｐＨ
Ｌおよび入力端の電位が“Ｈ”に遷移し始めてから出力
信号のレベル遷移が始まるまでの時間ｔｐｔ、ｏが一層
短くなる。また、第１のＮチャネルＭＯＳトランジスタ
および第１のＰチャネルＭＯＳトランジスタのスイッチ
ング動作時に直流電流が流れることはなく、低消費電力
化が可能となる。

第３の発明に係るセンス回路においては、入力端の電位
が“Ｌ”に遷移し始めた時、この時にオフ状態になって
いる第１のＭＯＳトランジスタによって電位伝達手段か
らの電流の供給が遮断され、入力端の電位の“Ｌｏへの
遷移が速くなり、入力端の電位が“Ｌ”に遷移し始めて
から出力信号のレベル遷移が始まるまでの時間ｔｐＨｔ
、が一層短くなる。また、入力端の電位が“Ｈ”に遷移
し始めた時、オン状態の電位伝達手段および第１のＭＯ
Ｓトランジスタの直列回路を介して入力端に電流が供給
され、入力端の電位が後段の回路の所７定の閾値電圧を
越えるようになり、センス動作が可能となる。従って、
このセンス回路は、電源電位が５ｖ〜２ｖで動作可能で
あり、５ｖで高速動作を達成でき、２ｖでも確実に動作
する。

第４の発明に係るセンス回路においては、入力端の電位
が“Ｌｏに遷移し始める時、この時に第１の電位伝達手
段からの電流の供給はオフ状態の第１のＭＯＳトランジ
スタにより遮断され、入力端の電位の“Ｌｏへの遷移が
一層速くなる。また、センス動作の条件として第１の電
位伝達手段のオン抵抗を低く設定することが可能となる
。これにより、入力端の電位が“Ｌ”に遷移し始めてか
ら出力信号のレベル遷移が始まるまでの時間ｔｐｕｔ。

が−層短くなる。また、入力端の電位が“Ｈ”に遷移し
始めた時、オン状態の第２の電位伝達手段および第２の
ＭＯＳトランジスタの直列回路を介して入力端に電流が
供給され、入力端の電位が後段の回路の所定の閾値電圧
を越えるようになり、センス動作が可能となる。従って
、このセンス回路は、電源電位が５ｖ〜２■で動作可能
であり、５ｖで高速動作を達成でき、２ｖでも確実に動
作する。

第５の発明に係るセンス回路においては、入力端の電位
が“Ｈ”に遷移し始めた時、この時にオフ状態になって
いる第１のＭＯＳトランジスタによって入力端が基準電
位から遮断され、入力端の電位の“Ｈ″への遷移が速く
なり、入力端の電位が“Ｈ”に遷移し始めてから出力信
号のレベル遷移が始まるまでの時間ｔｐＬＨが一層短く
なる。また、入力端の電位が°Ｌ”に遷移し始めた時、
オン状態の電位伝達手段および第１のＭＯＳトランジス
タの直列回路を介して入力端の電荷が放電され、入力端
の電位が後段の回路の所定の閾値電圧以下に低下するよ
うになり、センス動作が可能となる。従って、このセン
ス回路は、電源電位が５ｖ〜２ｖで動作可能であり、５
ｖで高速動作を達成でき、２ｖでも確実に動作する。

第６の発明に係るセンス回路においては、入力端の電位
が“Ｈ”に遷移し始める時、この時にオフ状態になって
いる第１のＭＯＳトランジスタによって入力端が基準電
位から遮断され、入力端の電位の“Ｈ”への遷移が一層
速くなる。また、センス動作の条件として第１の電位伝
達手段のオン抵抗を低く設定することが可能となる。こ
れにより、入力端の電位が“Ｈ″に遷移し始めてから出
力信号のレベル遷移が始まるまでの時間ｔｐＬＨが一層
短くなる。また、入力端の電位が“Ｌｏに遷移し始めた
時、オン状態の第２の電位伝達手段および第２のＭＯＳ
トランジスタの直列回路を介して入力端の電荷が放電さ
れ、入力端の電位が後段の回路の所定の閾値電圧以下に
低下するようになり、センス動作が可能となる。従って
、このセンス回路は、電源電位が５ｖ〜２ｖで動作可能
であり、５ｖで高速動作を達成でき、２ｖでも確実に動
作する。

第７の発明に係るセンス回路においては、第２の発明に
係るセンス回路の効果と第４の発明に係るセンス回路の
効果とが同時に得られ、入力端の電位が“Ｌ”に遷移し
始めてから出力信号のレベル遷移が始まるまでの時間ｔ
ｐｌ（Ｌおよび入力端の電位が“Ｈ″に遷移し始めてか
ら出力信号のレベル遷移が始まるまでの時間ｔｐＬＨが
一層短くなると共に、電源電位が５ｖ〜２ｖで動作可能
であり、５ｖで高速動作を達成でき、２ｖでも確実に動
作する。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は、第１２図に示したようなＲＯＭにおける１列
分の回路（例えば第１列目の回路）を代表的に取出して
示しており、第１３図を参照して前述した従来例の回路
と比べてセンス回路ＳＡ”が異なり、その他は同じであ
るので第１３図中と同一符号を付してその説明を省略す
る。このセンス回路ＳＡ”は、第１３図を参照して前述
した従来のセンス回路ＳＡと比べて、電源電位とビット
線ＢＬとの間で電源電位伝達手段（例えば前記したよう
なプリチャージ用のトランジスタＴＰＩ）に直列に、ゲ
ートに第１のインバータＩＶＩの出力が与えられるＮチ
ャネルＭＯＳトランジスタＴＮＩが付加挿入されている
点が異なり、その他は同じであるので第１３図中と同一
符号を付してその説明を省略する。

このセンス回路ＳＡ’の基本的な動作は、第１４図およ
び第１５図に示したような第１３図の従来のセンス回路
ＳＡの動作と同様に第２図および第３図に示すように行
われるのでその詳述は省略するが、プリチャージ信号Ｐ
Ｒが“Ｌ“に遷移した後にワード線駆動信号ＩＮＩが“
Ｈ”に遷移してから出力信号ＯＵＴのレベル遷移が始ま
るまでの時間ｔｐ）ＩＬ、およびプリチャージ信号ＰＲ
が“Ｌ”に遷移してから出力信号ＯＵＴのレベル遷移が
始まるまでの時間ｔｐＬＨが一層短くなるように改善さ
れる。以下、付加された回路部分の動作を説明する。

即ち、第２図に示した出力信号ＯＵＴが“Ｈ“になって
いる初期状態の期間Ａでは、第１のインバータＩＶＩの
″Ｌ°出力によってＮチャネルＭＯＳトランジスタＴＮ
Ｉがオフ、ＰチャネルＭＯＳトランジスタＴＰ２がオン
になっており、この後の期間Ｂにおいてプリチャージ信
号ＰＲが活性化し、さらに、ワード線駆動信号ＩＮＩが
“Ｈ”に遷移した時、メモリセル用のＮチャネルＭＯＳ
トランジスタＮｌがオンし、メモリセル用のＮチャネル
ＭＯＳトランジスタＮ１〜Ｎ６群からなる論理回路の出
力によりビット線ＢＬの電位は“Ｌ”に遷移し始めるが
、この時にオン状態になっているプリチャージ用のトラ
ンジスタＴＰＩからの電流の供給はオフ状態のＮチャネ
ルＭＯＳトランジスタＴＮＩにより遮断されるようにな
り、ビット線ＢＬの電位の遷移が一層速（なるのである
。

この場合、ハイレベル保持用のＰチャネルＭＯＳトラン
ジスタＴＰ２がオン状態になっているが、通常、このハ
イレベル保持用のＰチャネルＭＯＳトランジスタＴＰ２
のオン抵抗は非常に大きく設定するので、ビット線ＢＬ
の電位の遷移速度に影響を及ぼすことはない。従って、
ワード線駆動信号ＩＮＩが“Ｈ”に遷移してから出力信
号が“Ｈ”から“Ｌ”に変化するまでの時間ｔｐＨＬが
小さくなり、センス回路ＳＡ”のスイッチング動作速度
が速くなる。

この後の期間Ｃにおいて、プリチャージ信号ＰＲが非活
性状態になると、第１のインバータＩＶＩの“Ｈ”出力
によってＮチャネルＭＯＳトランジスタＴＮＩがオン、
ＰチャネルＭＯＳトランジスタＴＰ２がオフになる。

また、第３図に示した出力信号ＯＵＴが“Ｌ。

になっている初期状態の期間Ａでは、第１のインバータ
ＩＶＩの“Ｈ”出力によってＮチャネルＭＯＳトランジ
スタＴＮＩがオン、ＰチャネルＭＯＳトランジスタＴＰ
２がオフになっており、この後の期間Ｂにおいてプリチ
ャージ信号ＰＲが活性化し、さらに、ワード線駆動信号
ＩＮＩが“Ｌ”に遷移した時、ビット線ＢＬの電位は“
Ｈ”に遷移し始めるが、この時にオン状態になっている
プリチャージ用のトランジスタＴＰＩとＮチャネルＭＯ
ＳトランジスタＴＮＩとの直列回路から電流が供給され
るようになり、ビット線ＢＬの電位は速く　Ｈ’に遷移
するようになる。

この後の期間Ｃにおいて、プリチャージ信号ＰＲが非活
性状態になると、第１のインバータＩＶＩの′Ｌ”出力
によってＮチャネルＭＯＳトランジスタＴＮＩがオフ、
ＰチャネルＭＯＳトランジスタＴＰ２がオンになる。

次に、上記センス回路ＳＡ”によれば、センス動作の条
件としてプリチャージ用のトランジスタＴＰＩのオン抵
抗を従来例のものよりも低く設定することが可能となり
、−層の高速化が可、能となることについて詳述する。

プリチャージ用のトランジスタＴＰＩのオン抵抗をＲｐ
ｌ、ハイレベル保持用のトランジスタＴＰ２のオン抵抗
をＲｐ２、ＮチャネルＭＯＳトランジスタＴＮｌのオン
抵抗をＲｎｌ、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ
Ｂのそれぞれのオン抵抗をＲＮ、　　“Ｈ”レベルの電
位をＶｃｃ（例えば５ｖ）、“Ｌ”レベルの電位を０（
Ｖ）で表わし、第１のインバータＩＶｌの閾値電圧ＶＴ
）１１を例えばＶ　ｃｃ／　２に設定したとする。第２
図中の期間りには、ビット線ＢＬはオン状態のプリチャ
ージ用のトランジスタＴＰＩおよびＮチャネルＭＯＳト
ランジスタＴＮＩの直列回路から電流が供給されており
、このビット線ＢＬの電位ＶＢＬが第１のインバータＩ
ＶＩの閾値電圧ＶＴ）１１より低くなる必要がある。こ
れを式で表わすと、となる。この不等式を解くと、ＲＮ　＜　Ｒｐｌ＋Ｒｎｌ　　　　　　−（２）を得る
。つまり、プリチャージ用のトランジスタＴＰＩのオン
抵抗ＲｐｌおよびＮチャネルＭＯＳトランジスタＴＮＩ
のオン抵抗Ｒｎｌの直列抵抗値がＮチャネルＭＯＳトラ
ンジスタＮ１のオン抵抗ＲＮよりも大きくなる必要があ
ることを示している。この場合、ＮチャネルＭＯＳトラ
ンジスタＴＮＩは、そのソースがビット線ＢＬに接続さ
れているので、ビット線ＢＬの電位の上昇につれてバッ
クゲート効果によりそのオン抵抗Ｒｎｌが大きくなる。

そこで、プリチャージ用のトランジスタＴＰＩのオン抵
抗Ｒｐｌを、従来例のプリチャージ用のトランジスタＴ
ＰＩのオン抵抗Ｒｐｌより小さくしても、プリチャージ
用のトランジスタＴＰＩのオン抵抗ＲｐｌおよびＮチャ
ネルＭＯＳトランジスタＴＮＩのオン抵抗Ｒｎｌの直列
抵抗値は上式（２）を満足できる。

従って、伝達時間１ｐｏｏオン抵抗の関係からみれば、
伝達時間ｔｐが減少する要因になり、第３図の期間Ｂに
おいて、プリチャージ信号ＰＲが活性化し、さらに、ワ
ード線駆動信号ＩＮＬが“Ｌ”に遷移した時、ビット線
ＢＬの電位は“Ｈ＃に遷移し始めるが、この時にオン状
態になっているプリチャージ用のトランジスタＴＰＩと
ＮチャネルＭＯＳトランジスタＴＮＩとの直列回路から
電流が速く供給されるようになり、ビット線ＢＬの電位
は速く　“Ｈ”に遷移するようになるので、プリチャー
ジ信号ＰＲが“Ｌｏに遷移してから出力信号ＯＵＴが変
化するまでの時間ｔｐｌ、ｌ（が小さくなることを意味
し、センス回路ＳＡ”のスイッチング動作速度が速くな
る。

また、上記センス回路ＳＡ“によれば、スイッチング動
作時に直流電流が流れることはなく、低消費電力化が可
能となる。

なお、上記実施例では、プリチャージ用のトランジスタ
ＴＰＩをプリチャージ信号ＰＲにより一時的にオンさせ
たが、恒常的にオンさせるようにしても、上記実施例と
同様の効果が得られる。

第４図は、第１図のセンス回路をさらに発展させた実施
例を示しており、第１図のセンス回路に対して、ビット
線ＢＬと接地電位ＶＳＳとの間に、ゲートに第１のイン
バータＩＶＩの出力が与えられるＰチャネルＭＯＳトラ
ンジスタＴＰ３、および基準電位伝達手段（例えばゲー
トにプリチャージ信号ＰＲとは相補的なディスチャージ
信号ＰＲが与えられるディスチャージ用のＮチャネルＭ
ＯＳトランジスタＴＮ２　）が直列に付加接続されてい
る。

このセンス回路の基本的な動作は、第２図および第３図
に示したような第１図のセンス回路ＳＡ’の動作と同様
に行われるのでその詳述は省略するが、第１図のセンス
回路ＳＡ”と同様にワード線駆動信号ＩＮ１が“Ｈ”に
遷移してから出力信号ＯＵＴのレベル遷移が始まるまで
の時間ｔｐＨｔ、。

およびプリチャージ信号ＰＲが“Ｌ″に遷移してから出
力信号ＯＵＴのレベル遷移が始まるまでの時間ｔｐＬＨ
が一層短くなるように改善される。以下、付加された回
路部分の動作を説明する。

即ち、第２図に示した出力信号ＯＵＴが“Ｈ”になって
いる初期状態の期間Ａでは、第１のインバータＩＶＩの
“Ｌ”出力によってＮチャネルＭＯＳトランジスタＴＮ
Ｉがオフ、ＰチャネルＭＯＳトランジスタＴＰ２および
ＴＰ３がオンになっており、この後の期間Ｂにおいてプ
リチャージ信号ＰＲが活性化し、さらに、ワード線駆動
信号ＩＮＩが“Ｈ”に遷移した時、メモリセル用のＮチ
ャネルＭＯＳトランジスタＮ１がオンし、メモリセル用
のＮチャネルＭＯＳ）ランジメタＮ１〜Ｎ６群からなる
論理回路の出力によりビット線ＢＬの電位は“Ｌ”に遷
移し始めるが、この時にオン状態になっているプリチャ
ージ用のトランジスタＴＰＩからの電流の供給はオフ状
態のＮチャネルＭＯＳトランジスタＴＮＩにより遮断さ
れ、しかも、この時にオン状態になっているＰチャネル
ＭＯＳトランジスタＴＰ３とディスチャージ用のＮチャ
ネルＭＯＳトランジスタＴＮ２との直列回路、およびメ
モリセル用のＮチャネルＭＯＳトランジスタＮ１を通し
てビット線ＢＬの電荷が接地電位Ｖｓｓに放電されるよ
うになり、ビット線ＢＬの電位の遷移が一層速くなるの
である。

この場合、ハイレベル保持用のＰチャネルＭＯＳトラン
ジスタＴＰ２がオン状態になっているが、通常、このハ
イレベル保持用のＰチャネルＭＯＳトランジスタＴＰ２
のオン抵抗は非常に大きく設定するので、ビット線ＢＬ
の電位の遷移速度に影響を及ぼすことはない。従って、
ワード線駆動信号ＩＮＩが“Ｈ”に遷移してから出力信
号がＨ″から“Ｌ＃に変化するまでの時間ｔｐＨＬが小
さくなり、センス回路ＳＡ”のスイッチング動作速度が
速くなる。

この後の期間Ｃにおいて、プリチャージ信号ＰＲが非活
性状態になると、第１のインバータＩＶＩの″Ｈ１出力
によってＮチャネルＭＯＳトランジスタＴＮＩがオン、
ＰチャネルＭＯＳトランジスタＴＰ２およびＴＰ３がオ
フになる。

また、第３図に示した出力信号ＯＵＴが“Ｌ”になって
いる初期状態の期間Ａでは、第１のインバータＩＶＩの
Ｈ”出力によってＮチャネルＭＯＳトランジスタＴＮＩ
がオン、ＰチャネルＭＯＳトランジスタＴＰ２およびＴ
Ｐ３がオフになっており、この後の期間Ｂにおいてプリ
チャージ信号ＰＲが活性化し、さらに、ワード線駆動信
号ＩＮＩが“Ｌ′に遷移した時、ビット線ＢＬの電位は
“Ｈ”に遷移し始めるが、この時にオン状態になってい
るプリチャージ用のトランジスタＴＰＩとＮチャネルＭ
ＯＳトランジスタＴＮＩとの直列回路から電流が供給さ
れ、しかも、ビット線ＢＬの電荷の放電はオフ状態のデ
ィスチャージ用のＮチャネルＭＯＳトランジスタＴＮ２
により遮断されるようになり、ビット線ＢＬの電位は速
く　Ｈ“に遷移するようになる。

この後の期間Ｃにおいて、プリチャージ信号ＰＲが非活
性状態になると、第１のインバータＩＶＩの“Ｌ′出力
によってＮチャネルＭＯＳトランジスタＴＮＩがオフ、
ＰチャネルＭＯＳトランジスタＴＰ２およびＴＰ３がオ
ンになる。

また、上記センス回路ＳＡ”においても、スイッチング
動作時に直流電流が流れることはなく、低消費電力化が
可能となる。

なお、上記実施例では、プリチャージ用のトランジスタ
ＴＰＩおよびディスチャージ用のトランジスタＴＮ２を
プリチャージ信号ＰＲおよびディスチャージ信号ＰＲに
より一時的にオンさせたが、恒常的にオンさせるように
しても、上記実施例と同様の効果が得られる。

第５図は、第４図のセンス回路の変形例を示しており、
第４図のセンス回路のプリチャージ用のＰチャネルＭＯ
ＳトランジスタＴＰＩに代えて、それぞれ相異なる３個
の制御信号５ｌ−８３が各ゲートに与えられる３個のＰ
チャネルＭＯＳトランジスタＴＰ４１〜ＴＰ４３が直列
接続されて用いられ、ディスチャージ用のＮチャネルＭ
ＯＳトランジスタＴＮ２に代えて、それぞれ相異なる２
個の制御信号Ｓ４、Ｎ５が各ゲートに与えられる２個の
ＮチャネルＭＯＳトランジスタＴＮ４４、ＴＭ０１が直
列接続されて用いられるように変更されている。従って
、制御信号８１〜Ｓ３がそれぞれＬ。

の時にＰチャネルＭＯＳトランジスタＴＰ４１〜ＴＰ４
３がそれぞれオンになり、制御信号Ｓ４、Ｎ５がそれぞ
れａＨ＃の時にＮチャネルＭＯＳトランジスタＴＮ４４
、ＴＭ０１がそれぞれオンになる点が、第４図のセンス
回路の動作と異なる。

ところで、上記各実施例のセンス回路は、電源電圧が５
ｖ±０．５ｖで動作可能であるが、電源電圧Ｖｃｃが例
えば２ｖ程度の低い電圧になると、出力信号ＯＵＴが“
Ｌ′からＨ”に変化する場合の正常な動作が不可能にな
る。即ち、Ｖｃｃ電位が２Ｖ、第１のインバータＩＶＩ
の閾値電圧ＶＴＨＩが１４．ＮチャネルＭＯＳトランジ
スタＴＮＩの閾値電圧Ｖ　Ｔ）ＩＮが１ｖであるとする
と、第３図に示した出力信号ＯＵＴが′Ｌ”になってい
る初期状態の期間Ａでは、第１のインバータＩＶＩの“
Ｈ１出力によってＮチャネルＭＯＳトランジスタＴＮＩ
がオンになっており、この後の期間Ｂにおいてプリチャ
ージ信号“ＰＲが活性化し、さらに、信号ＩＮＩが“Ｌ
“に遷移した時、ビット線ＢＬの電位はＨ”に遷移し始
めるが、Ｖｃｃ電位から上記ＮチャネルＭＯＳトランジ
スタＴＮＩの閾値電圧Ｖ　ＴＨＮを差引いたレベル（２
Ｖ−ＩＶ−ＩＶ）までしか上昇しなくなり、ビット線Ｂ
Ｌの電位が第１のインバータＩＶＩの閾値電圧ＶＴＨＩ
を越えることができなくなり、第１のインバータＩＶＩ
の出力が“Ｈ”のまま、第２のインバータＩＶ２の出力
信号ＯＵＴが“Ｌ”のままになってしまう。

これに対して、以下、ＶＣＣ電位が５ｖ〜２ｖで動作可
能であり、５ｖで高速動作を達成でき、２Ｖでも確実に
動作するように改善されたセンス回路を説明する。

第６図に示すセンス回路は、第１図に示したセンス回路
と比べて、ＮチャネルＭＯＳトランジスタＴＮＩを用い
ずに、Ｖｃｃ電位とビット線ＢＬ、との間でプリチャー
ジ用のトランジスタＴＰＩに直列に、ゲートに第２のイ
ンバータＩＶ２の出力信号ＯＵＴが与えられるＰチャネ
ルＭＯＳトランジスタＴＰ４が挿入されている点が異な
り、その他は同じであるので第１図中と同一符号を付し
てその説明を省略する。

第６図のセンス回路の基本的な動作は、第２図および第
３図に示したような第１図のセンス回路の動作と同様に
行われるのでその詳述は省略するが、ワード線駆動信号
ＩＮＩが“Ｈ”に遷移してから出力信号ＯＵＴのレベル
遷移が始まるまでの時間ｔｐｎｔ、が短くなるので、セ
ンス動作が高速化すると共に動作電源電圧が５ｖから２
ｖ程度の範囲まで拡大している。以下、付加された回路
部分の動作を説明する。

出力信号ＯＵＴが′Ｈ′から“Ｌ“に変化する場合に、
第７図に示すように、出力信号ＯＵＴが“Ｈ”になって
いる初期状態の期間Ａでは、第１のインバータＩＶＩの
Ｌ”出力によってハイレベル保持用のＰチャネルＭＯＳ
トランジスタＴＰ２がオンになっており、第２のインバ
ータＩＶ２の“Ｈ”出力によってＰチャネルＭＯＳトラ
ンジスタＴＰ４がオフになっている。この後の期間Ｂに
おいて、プリチャージ信号ＰＲが活性化してからΔを時
間後にワード線駆動信号ＩＮＩが“Ｎ２に遷移した時、
メモリセル用のＮチャネルＭＯＳトランジスタＮ１がオ
ンになり、ビット線ＢＬの電位は“Ｌ′に遷移し始める
が、この時にオフ状態になっているＰチャネルＭＯＳト
ランジスタＴＰ４によってＶｃｅ電位からの電流の供給
が遮断される。従って、ビット線ＢＬの電位が“Ｌ″に
遷移する動作は、オン状態のメモリセル用のＮチャネル
ＭＯＳトランジスタＮｌによって支配され、ビット線Ｂ
Ｌの電位の遷移が速くなり、出力信号ＯＵＴの立ち下が
り時間ｔｐＨＬが短くなる。

この場合、ハイレベル保持用のＰチャネルＭＯＳトラン
ジスタＴＰ２がオン状態になっているが、通常、このハ
イレベル保持用のＰチャネルＭＯＳトランジスタＴＰ２
のオン抵抗は非常に大きく設定するので、ビット線ＢＬ
の電位の遷移速度に影響を及ぼすことはない。しかも、
この７１イレベル保持用のＰチャネルＭＯＳトランジス
タＴＰ２のオン抵抗は非常に大きいので、Ｖｃｅ電位と
接地電位ＶＳＳとの間の直流電流が減少し、低消費電力
化が可能となる。

これに対して、出力信号ＯＵＴが“Ｌ”になっている初
期状態の期間では、第１のインバータＩＶＩの′Ｈ”出
力によってハイレベル保持用のＰチャネルＭＯＳトラン
ジスタＴＰ２がオフ、第２のインバータＩＶ２の“Ｌ″
出力よってＰチャネルＭＯＳトランジスタＴＰ４がオン
になっている。この後、プリチャージ信号ＰＲが活性化
した時、ビット線ＢＬの電位は“Ｈ゛に遷移し始めるが
、この時にオン状態になっているＰチャネルＭＯＳトラ
ンジスタＴＰ４とプリチャージ用のトランジスタＴＰＩ
との直列回路を介してＶｃｅ電位からビット線ＢＬに電
流が供給されるようになり、ビット線ＢＬの電位の遷移
速度は速い。

また、このビット線ＢＬの電位ＶＢＬが第１のインバー
タＩＶ１の閾値電圧ＶＴＨＩを越えると、第１のインバ
ータＩＶＩが反転してその出力が“Ｌ”に変化し、第２
のインバータＩＶ２の出力信号ＯＵＴが“Ｈ″に変化す
る。この第１のインバータＩＶＩの出力′Ｌ”によって
、ＮチャネルＭＯＳトランジスタＴＮＩがオフ、ハイレ
ベル保持用のＰチャネルＭＯＳトランジスタＴＰ２がオ
ンになり、このハイレベル保持用のＰチャネルＭＯＳト
ランジスタＴＰ２を介してＶｃｅ電位からビット線ＢＬ
に電流が供給されるようになる。同時に、第２のインバ
ータＩＶ２の出力信号ＯＵＴの′Ｈ”によってＰチャネ
ルＭＯＳトランジスタＴＰ４がオフになり、このＰチャ
ネルＭＯＳトランジスタＴＰ４およびプリチャージ用の
ＰチャネルＭＯＳトランジスタＴＰＩの直列回路を介し
ての電流の供給が停止する。

第８図に示すセンス回路は、第１図に示したセンス回路
と比べて、Ｖｃｅ電位とビット線ＢＬとの間に、ゲート
にプリチャージ信号ＰＲが与えられるプリチャージ用の
ＰチャネルＭＯＳトランジスタＴＰ５、およびゲートに
第２のインバータＩＶ２の出力が与えられるプルアップ
用のＰチャネルＭＯＳトランジスタＴＰ８が直列に付加
接続されている点が異なり、その他は同じであるので第
１図中と同一符号を付してその説明を省略する。

第８図のセンス回路の基本的な動作は、前述したような
第１図のセンス回路の動作と同様に行われるのでその詳
述は省略するが、動作速度の高速性を保ったまま、動作
電源電圧を例えば２ｖ程度の低い電圧まで低下させても
出力信号ＯＵＴが“Ｌ”から“Ｈ”に変化する場合の正
常な動作が可能となる。以下、付加された回路部分の動
作を説明する。

第８図のセンス回路において、Ｖｃｅ電位が例えば２Ｖ
、第１のインバータＩＶＬの閾値電圧Ｖ　Ｔ）Ｉｆが例
えば１ｖであるとすると、出力信号ＯＵＴが“Ｌ”にな
っている初期状態の期間では、第１のインバータＩＶＩ
の“Ｈ°出力によってＮチャネルＭＯＳトランジスタＴ
ＮＩがオン、ハイレベル保持用のＰチャネルＭＯＳトラ
ンジスタＴＰ２がオフ、第２のインバータＩＶ２の“Ｌ
”出力によってＰチャネルＭＯＳトランジスタＴＰ８が
オンになっている。

この後、プリチャージ信号ＰＲが活性化し、さらに、ワ
ード線駆動信号ＩＮＩが“Ｌ”に遷移した時、ビット線
ＢＬの電位は“Ｈ″に遷移し始めるが、オン状態のプリ
チャージ用のＰチャネルＭＯＳトランジスタＴＰ５およ
びプルアップ用のＰチャネルＭＯＳトランジスタＴＰ８
の直列回路を介してＶ　ｃｃｉｔ位からビット線ＢＬに
電流が供給され、ビット線ＢＬの電位ＶＢＬが第１のイ
ンバータＩＶＩの閾値電圧ＶＴＨＩを越えると、第１の
インバータＩＶＩが反転してその出力が“Ｌ”に変化し
、第２のインバータＩＶ２の出力信号ＯＵＴが“Ｈ”に
変化する。

この第１のインバータＩＶＩの出力“Ｌ′によって、Ｎ
チャネルＭＯＳトランジスタＴＮＩがオフ、ハイレベル
保持用のＰチャネルＭＯＳトランジスタＴＰ２がオンに
なり、このハイレベル保持用のＰチャネルＭＯＳトラン
ジスタＴＰ２を介してＶｃｃ電位からビット線ＢＬに電
流が供給されるようになる。同時に、第２のインバータ
ＩＶ２の出力信号ＯＵＴの“Ｈｏによってプルアップ用
のＰチャネルＭＯＳトランジスタＴＰＯがオフになり、
プリチャージ用のＰチャネルＭＯＳトランジスタＴＰ５
およびプルアップ用のＰチャネルＭＯＳトランジスタＴ
Ｐ８の直列回路を介しての電流の供給が停止する。

なお、第８図のセンス回路は、第６図のセンス回路より
も高速であり、第６図のセンス回路と同様に、Ｖｃｃ電
位が５ｖ〜２ｖで動作可能であり、５ｖで高速動作を達
成でき、２ｖでも確実に動作する。

第９図は、第６図のセンス回路の変形例を示しており、
第６図のセンス回路におけるＶｃｃ電位と接地電位Ｖｓ
ｓとを入れ替え、ＮチャネルＭＯＳトランジスタとＰチ
ャネルＭＯＳトランジスタとを入れ替え、各信号入力の
レベルを反転させるように変更したものである。ここで
、Ｐはメモリセル用のＰチャネルＭＯＳトランジスタ、
ＴＮ３〜ＴＮ５はＮチャネルＭＯＳトランジスタ、ＩＶ
ＩおよびＩＶ２はインバータである。

第９図のセンス回路は、第６図のセンス回路の動作に準
じて動作し、ＶＣＣ電位が５ｖ〜２■で動作可能であり
、出力信号ＯＵＴの立上がり時間がｔｐｔ、ｕが短くな
るのでセンス動作が高速になる。

第１０図は、第８図のセンス回路の変形例を示しており
、第８図のセンス回路におけるＶＣＣ電位と接地電位と
を入れ替え、ＮチャネルＭＯＳトランジスタとＰチャネ
ルＭＯＳトランジスタとを入れ替え、各信号入力のレベ
ルを反転させるように変更したものである。ここで、Ｐ
はメモリセル用のＰチャネルＭＯＳトランジスタ、ＴＰ
ＴはＰチャネルＭＯＳトランジスタ、ＴＮ８〜ＴＮ９は
ＮチャネルＭＯＳトランジスタ、ＩＶＩおよびＩＶ２は
インバータである。

第１０図のセンス回路は、第８図のセンス回路の動作に
準じて動作し、ｖｃｃ電位が５ｖ〜２ｖで動作可能であ
り、出力信号ＯＵＴの立上がり時間がｔｐｌ、ｌが短く
なるのでセンス動作が高速になる。

第１１図は、第４図のセンス回路に対して第８図のセン
ス回路と同様に、ｖｃＣ電位とビット線ＢＬとの間に、
ゲートにプリチャージ信号ＰＲが与えられるプリチャー
ジ用のＰチャネルＭＯＳトランジスタＴＰ５　、および
ゲートに第２のインバータＩＶ２の出力が与えられるプ
ルアップ用のＰチャネルＭＯＳトランジスタＴＰ６が直
列に付加接続されたセンス回路を示している。

第１１図のセンス回路は、第４図のセンス回路および第
８図のセンス回路の動作に準じて動作し、Ｖｃｃ電位が
５ｖ〜２ｖで動作可能であり、出力信号ＯＵＴの立下が
り時間ｔｐ）ＩＬおよび立上がり時間がｔｐｔ、ｎがそ
れぞれ短くなる。

［発明の効果］上述したように本発明によれば、信号入力が遷移してか
ら出力信号が変化するまでの時間が小さくなり、センス
動作が速くなり、しかも、消費電流の低減化が可能とな
るセンス回路を実現できる。また、本発明によれば、動
作電源電圧が例えば５ｖから２ｖ程度までの範囲で、正
常な動作が可能となり、しかも、高速動作が可能なセン
ス回路を実現できる。従って、本発明のセンス回路は半
導体メモリなどに使用して極めて好適である。

【図面の簡単な説明】

第１図は本発明のセンス回路の一実施例を使用したＲＯ
Ｍの一部を示す回路図、第２図は第１図中のセンス回路
の出力信号が“Ｈｏから′Ｌ“へ遷移する場合の動作を
示す波形図、第３図は第１図中のセンス回路の出力信号
が“Ｌ”から“Ｈ“ヘ遷移する場合の動作を示す波形図
、第４図は第１図中のセンス回路の他の例を示す回路図
、第５図は第４図のセンス回路の変形例を示す回路図、
第６図は本発明のセンス回路の他の実施例を示す回路図
、第７図は第６図のセンス回路の出力信号が“Ｈ″から
“Ｌ“へ遷移する場合の動作を示す波形図、第８図は本
発明のセンス回路のさらに他の実施例を示す回路図、第
９図は第６図のセンス回路の変形例を示す回路図、第１
０図は第８図のセンス回路の変形例を示す回路図、第１
１図は本発明のセンス回路のさらに他の実施例を示す回
路図、第１２図はＲＯＭの一般的な回路構成の一部を示
す回路図、第１３図は第１２図のＲＯＭ中の１列分を取
出してその従来例を示す回路図、第１４図は第１３図中
のセンス回路の出力信号が“Ｈ”から“Ｌ“へ遷移する
場合の動作を示す波形図、第１５図は第１３図中のセン
ス回路の出力信号が“Ｌ″から“Ｈ”へ遷移する場合の
動作を示す波形図である。ＳＡ’−−−センス回路、Ｂ　Ｌ、、　　Ｂ　Ｌｌ　〜
Ｂ　Ｌ２４−・・ビット線（入力端）　、ＴＰＬ〜ＴＰ
７．ＴＰ４１〜ＴＰ４３・・・ＰチャネルＭＯＳトラン
ジスタ、ＴＮＩ〜ＴＮ９　、ＴＮ４４．ＴＮ４５・・・
ＮチャネルＭＯＳトランジスタ、ＴＰＩ　　ＴＰ５・・
・ＰチャネルＭＯＳトランジスタ（電源電位伝達手段）
　、ＴＮ２・・・ＮチャネルＭＯＳトランジスタ（基準
電位伝達手段）、ＩＶＩ・・・第１のインバータ、ＩＶ
２・・・第２のインバータ、Ｎｌ〜ＮＢ、Ｐ・・・メモ
リセル用のＭＯＳトランジスタ、ＰＲ・・・プリチャー
ジ信号、ＰＲ・・・ディスチャージ信号、ＩＮＩ〜ＩＮ
６・−・ワード線駆動信号、５ｌ−Ｓ５・・・制御信号
、Ｖｃｃ・・・電源電位、ＶＳＳ・・・接地電位（基準
電位）。出願人代理人　弁理士　鈴江武彦第１図Ｎ１第２図 −Ａ＋Ｂ−＋−Ｃ第３図第図Ｖで第図第図第１１図第１３図

Claims

【特許請求の範囲】

（１）電源電位と入力端との間に接続されて恒常的また
は一時的に電源電位を伝達する電源電位伝達手段と、前記入力端の電位とは逆相の信号がゲートに与えられ、
前記電源電位と入力端との間で前記電源電位伝達手段に
直列に接続された第１のＮチャネルＭＯＳトランジスタ
とを具備することを特徴とするセンス回路。
（２）請求項１記載のセンス回路において、前記電源電
位伝達手段は、少なくとも１個の第１のＰチャネルＭＯ
Ｓトランジスタを直列に含むことを特徴とするセンス回
路。
（３）請求項１記載のセンス回路において、前記入力端
と基準電位との間に接続されて恒常的または一時的に基
準電位を伝達する基準電位伝達手段と、前記入力端の電
位とは逆相の信号がゲートに与えられ、前記入力端と基
準電位との間で前記基準電位伝達手段に直列に接続され
た第２のＰチャネルＭＯＳトランジスタとをさらに具備
することを特徴とするセンス回路。
（４）請求項３記載のセンス回路において、前記電源電
位伝達手段は、少なくとも１個の第１のＰチャネルＭＯ
Ｓトランジスタを直列に含み、前記基準電位伝達手段は
、少なくとも１個の第２のＮチャネルＭＯＳトランジス
タを直列に含むことを特徴とするセンス回路。
（５）請求項３記載のセンス回路において、前記電源電
位伝達手段および基準電位伝達手段に相補的な制御信号
が与えられることを特徴とするセンス回路。
（６）請求項１または３記載のセンス回路において、前記入力端には、少なくとも１つの論理回路からの出力
が入力し、さらに、前記電源電位と入力端との間に第３
のＰチャネルＭＯＳトランジスタが接続され、この第３
のＰチャネルＭＯＳトランジスタのゲートに前記入力端
の電位とは逆相の信号が与えられることを特徴とするセ
ンス回路。
（７）電源電位あるいは基準電位と入力端との間に接続
されて恒常的または一時的に電源電位あるいは基準電位
を伝達する電位伝達手段と、前記入力端の電位と同相の
信号がゲートに与えられ、前記電源電位あるいは基準電
位と前記入力端との間で前記電位伝達手段に直列に接続
された第１のＭＯＳトランジスタとを具備することを特徴とするセンス回路。
（８）請求項７記載のセンス回路において、前記電位伝
達手段は、少なくとも１つの前記第１のＭＯＳトランジ
スタと同一導電型の第２のＭＯＳトランジスタを直列に
含むことを特徴とするセンス回路。
（９）請求項７記載のセンス回路において、前記入力端
には、少なくとも１つの論理回路からの出力が入力し、
さらに、前記電源電位あるいは基準電位と入力端との間
に前記第１のＭＯＳトランジスタと同一導電型の第３の
ＭＯＳトランジスタが接続され、この第３のＭＯＳトラ
ンジスタのゲートに前記入力端の電位とは逆相の信号が
与えられることを特徴とするセンス回路。
（１０）電源電位あるいは基準電位と入力端との間に接
続されて恒常的または一時的に電源電位あるいは基準電
位を伝達する第１の電位伝達手段と、前記入力端の電位と逆相の信号がゲートに与えられ、前
記電源電位あるいは基準電位と前記入力端との間に接続
された第１のＭＯＳトランジスタと、電源電位あるいは基準電位と入力端との間に接続されて
恒常的または一時的に電源電位あるいは基準電位を伝達
する第２の電位伝達手段と、前記入力端の電位と同相の
信号がゲートに与えられ、前記電源電位あるいは基準電
位と前記入力端との間で前記第１の電位伝達手段に直列
に接続され、前記第１のＭＯＳトランジスタとは逆導電
型の第２のＭＯＳトランジスタとを具備することを特徴とするセンス回路。
（１１）請求項１０記載のセンス回路において、前記第
１の電位伝達手段および第２の電位伝達手段は、それぞ
れ少なくとも１つの前記第１のＭＯＳトランジスタと同
一導電型の第３のＭＯＳトランジスタを直列に含むこと
を特徴とするセンス回路。
（１２）請求項１０記載のセンス回路において、前記入
力端には、少なくとも１つの論理回路からの出力が入力
し、さらに、前記電源電位あるいは基準電位と入力端と
の間に前記第１のＭＯＳトランジスタと同一導電型の第
４のＭＯＳトランジスタが接続され、この第４のＭＯＳ
トランジスタのゲートに前記入力端の電位とは逆相の信
号が与えられることを特徴とするセンス回路。
（１３）請求項１０記載のセンス回路において前記第１
の電位伝達手段および第２の電位伝達手段は同時に電源
電位あるいは基準電位を伝達することを特徴とするセン
ス回路。
（１４）請求項３記載のセンス回路において、電源電位
と入力端との間に接続されて恒常的または一時的に電源
電位を伝達する第２の電源電位伝達手段と、前記入力端
の電位と同相の信号がゲートに与えられ、前記電源電位
と前記入力端との間で前記第２の電源電位伝達手段に直
列に接続された第２のＰチャネルＭＯＳトランジスタと
をさらに具備することを特徴とするセンス回路。