JPH02199841A - Ｍｉｓトランジスタの製造方法 - Google Patents
Ｍｉｓトランジスタの製造方法Info
- Publication number
- JPH02199841A JPH02199841A JP1018902A JP1890289A JPH02199841A JP H02199841 A JPH02199841 A JP H02199841A JP 1018902 A JP1018902 A JP 1018902A JP 1890289 A JP1890289 A JP 1890289A JP H02199841 A JPH02199841 A JP H02199841A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- region
- sidewalls
- polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＤＤ構造等の様にゲート電極の側面に側壁
を形成するＭｉｓ）ランジスタの製造方法に関するもの
である。
を形成するＭｉｓ）ランジスタの製造方法に関するもの
である。
本発明は、上記の様なＭＩＳ）ランジスタの製造方法に
おいて、レジスト材から成る重合膜でゲート電極の側壁
を形成することによって、接合リーク特性等の優れたＭ
ＩＳトランジスタを製造することができる様にしたもの
である。
おいて、レジスト材から成る重合膜でゲート電極の側壁
を形成することによって、接合リーク特性等の優れたＭ
ＩＳトランジスタを製造することができる様にしたもの
である。
Ｍｉｓ）ランジスタをＬＤＤ構造としたり、実効ゲート
長を高精度に制御したりするために、ゲート電極の側面
に側壁を形成し、ソース・ドレイン領域形成用の不純物
を半導体基板中へ導入す、る際にゲート電極と側壁とを
マスクとする方法が行われている（例えば、特開昭５４
−４４８２号公報）、そして従１よ、Ｓ１０．膜で側壁
を形成することが一般的であった。
長を高精度に制御したりするために、ゲート電極の側面
に側壁を形成し、ソース・ドレイン領域形成用の不純物
を半導体基板中へ導入す、る際にゲート電極と側壁とを
マスクとする方法が行われている（例えば、特開昭５４
−４４８２号公報）、そして従１よ、Ｓ１０．膜で側壁
を形成することが一般的であった。
ところが、ソース・ドレイン領域形成用の不純物を活性
化させるための熱処理を、ゲート電極の側面に側壁を形
成した状態で行うと、側壁から半導体基板へ応力が加わ
る。
化させるための熱処理を、ゲート電極の側面に側壁を形
成した状態で行うと、側壁から半導体基板へ応力が加わ
る。
この結果、側壁の表面と半導体基板の表面との交差位置
近傍において半導体基板に結晶欠陥が発生し、接合リー
ク電流が増大したりする。これは、ソース・ドレイン領
域の接合が浅くなるほど、重大な問題となる。
近傍において半導体基板に結晶欠陥が発生し、接合リー
ク電流が増大したりする。これは、ソース・ドレイン領
域の接合が浅くなるほど、重大な問題となる。
これに対しては、側壁を除去してから熱処理を行うこと
も考えられる。しかし、側壁がＳｉｎ、膜で形成されて
いると、素子分離用のｓ ＋ ｏ ｚ ＩＩＱやゲート
絶縁膜である５ｉＯ１膜等も側壁と同時にエツチングさ
れるので好ましくない。
も考えられる。しかし、側壁がＳｉｎ、膜で形成されて
いると、素子分離用のｓ ＋ ｏ ｚ ＩＩＱやゲート
絶縁膜である５ｉＯ１膜等も側壁と同時にエツチングさ
れるので好ましくない。
従って上述の従来の方法では、接合リーク特性等の優れ
たＭＩＳトランジスタを製造することができない。
たＭＩＳトランジスタを製造することができない。
〔課題を解決するための手段〕
本発明によるＭ Ｉ Ｓ Ｉ−ランジスタの製造方法は
、半導体ＶＥ仮１１上にゲー１ａｌ１ｇ１２を介してゲ
ート電極１３を形成する工程と、レジスト材から成る重
合膜１５を前記ゲー！・電極１３の断面形状に沿って形
成する工程と、前記ゲート電極１３の側面に前記重合Ｔ
Ｉ！ｉ１５から成る側壁１６を形成する工程と、前記ゲ
ート電極１３及び前記側壁１６をマスクとして前記半導
体基板１１中へ不純物を導入してソース・ドレイン領域
１７を形成する工程とを夫々具備している。
、半導体ＶＥ仮１１上にゲー１ａｌ１ｇ１２を介してゲ
ート電極１３を形成する工程と、レジスト材から成る重
合膜１５を前記ゲー！・電極１３の断面形状に沿って形
成する工程と、前記ゲート電極１３の側面に前記重合Ｔ
Ｉ！ｉ１５から成る側壁１６を形成する工程と、前記ゲ
ート電極１３及び前記側壁１６をマスクとして前記半導
体基板１１中へ不純物を導入してソース・ドレイン領域
１７を形成する工程とを夫々具備している。
本発明によるＭＩＳＩ−ランジスタの製造方法では、ソ
ース・ドレイン領域１７形成用の不純物を半導体基板１
１中へ導入する際のマスクとするゲート電極１３の側壁
１６をレジスト材から成る重合＃１５で形成しており、
レジスト材から成る重合膜１５はその除去処理において
ゲート電極１３やゲート絶縁膜１２等との選択性が大き
い。
ース・ドレイン領域１７形成用の不純物を半導体基板１
１中へ導入する際のマスクとするゲート電極１３の側壁
１６をレジスト材から成る重合＃１５で形成しており、
レジスト材から成る重合膜１５はその除去処理において
ゲート電極１３やゲート絶縁膜１２等との選択性が大き
い。
従って、不純物を活性化させるための熱処理を、重合膜
１５から成る側壁１６を除去した後に行うことができ、
熱処理時に側壁１６から半導体基板１１へ加わる応力に
よって半導体基板１１に結晶欠陥が発生するのを防止す
ることができる。
１５から成る側壁１６を除去した後に行うことができ、
熱処理時に側壁１６から半導体基板１１へ加わる応力に
よって半導体基板１１に結晶欠陥が発生するのを防止す
ることができる。
以下、ＬＤＤ構造のｎＭＯ３）ランジスタの製造に適用
した本発明の一実施例を、第１図を参照しながら説明す
る。
した本発明の一実施例を、第１図を参照しながら説明す
る。
本実施例ではまず、第１Ａ図に示す様に、ｐ型のＳｉ基
板１ｉ上にゲート絶ａＰＩＸであるＳｔｏｗ膜１２とゲ
ート電極である多結晶Ｓｉ膜１３とを形成する。
板１ｉ上にゲート絶ａＰＩＸであるＳｔｏｗ膜１２とゲ
ート電極である多結晶Ｓｉ膜１３とを形成する。
そして、これらをマスクにしてＳｉｌ板１１中へＰｏを
Ｉ Ｘ １０ ”ｃｍ−”程度の濃度でイオン注入する
ことによって、ｎ−ｊＪｌ域１４を形成する。
Ｉ Ｘ １０ ”ｃｍ−”程度の濃度でイオン注入する
ことによって、ｎ−ｊＪｌ域１４を形成する。
次に、ＭＭＡをプラズマ中で重合反応させ、第１Ｂ図に
示す様に、ＰＭＭＡ膜１５をＳｉ基板１１上に堆積させ
る。この様にＣＶＤを行うと、ＰＭＭＡ１１！２１５は
多結晶Ｓｉ膜１３及び５ｉ（１２膜１２の断面形状に沿
って堆積する。
示す様に、ＰＭＭＡ膜１５をＳｉ基板１１上に堆積させ
る。この様にＣＶＤを行うと、ＰＭＭＡ１１！２１５は
多結晶Ｓｉ膜１３及び５ｉ（１２膜１２の断面形状に沿
って堆積する。
次に、Ｏｘ、、Ｎｚ、Ｎ！１１等の雰囲気中でＰＭＭＡ
膜１５を異方性ドライエツチングすることによって、第
１ｃ図に示す様に、多結晶Ｓｔ膜１３及びＳｉｎｇ膜１
２の側面にＰＭＭＡ膜１５から成る側壁１Ｇを形成する
。
膜１５を異方性ドライエツチングすることによって、第
１ｃ図に示す様に、多結晶Ｓｔ膜１３及びＳｉｎｇ膜１
２の側面にＰＭＭＡ膜１５から成る側壁１Ｇを形成する
。
次に、多結晶Ｓｉ膜１３．５ｉＯｚＪＩＱ １２及び側
壁１６をマスクにしてＳｔ基板１１中八Ａｓ”を５Ｘ１
０Ｉゝｃｍ−”程度の濃度でイオン注入することによっ
て、第１Ｄ図に示す様に、ｎ″領域１７を形成する。
壁１６をマスクにしてＳｔ基板１１中八Ａｓ”を５Ｘ１
０Ｉゝｃｍ−”程度の濃度でイオン注入することによっ
て、第１Ｄ図に示す様に、ｎ″領域１７を形成する。
これによって、ｎ−ｆｉｌ域１４とｎ５ｗ１域１７とか
ら成るソース・ドレイン領域が形成される。
ら成るソース・ドレイン領域が形成される。
次に、第１Ｅ図に示す様に側壁１６を除去するが、側壁
１６を構成しているＰＭＭＡはレジスト材であるので、
０．プラズマによる灰化等の通常のレジスト除去方法を
用いることができる。
１６を構成しているＰＭＭＡはレジスト材であるので、
０．プラズマによる灰化等の通常のレジスト除去方法を
用いることができる。
従って、ゲート電極である多結晶Ｓｉ膜１３やゲート絶
縁膜であるＳｉｎ、膜１２や素子分離用のＳｉｎｇ膜（
図示せず）等が側壁１６と同時に除去されることはなく
、これらの形状に変化を与えることなく側壁１６のみを
除去することができる。
縁膜であるＳｉｎ、膜１２や素子分離用のＳｉｎｇ膜（
図示せず）等が側壁１６と同時に除去されることはなく
、これらの形状に変化を与えることなく側壁１６のみを
除去することができる。
その後、ｎ−領域１４及びｎ”領域１７の不純物を活性
化させるために、第１Ｅ図の状態で９００℃以上の温度
の熱処理を行う、この熱処理時には側壁１６が存在して
いないので、Ｓｉ基板１１に結晶欠陥が発生ずることは
ない、この後は従来と同様の工程を行って、ｎＭＯｓト
ランジスタを完成させる。
化させるために、第１Ｅ図の状態で９００℃以上の温度
の熱処理を行う、この熱処理時には側壁１６が存在して
いないので、Ｓｉ基板１１に結晶欠陥が発生ずることは
ない、この後は従来と同様の工程を行って、ｎＭＯｓト
ランジスタを完成させる。
以上の様な本実施例で製造したＬＤＤ構造のｎＭＯ３Ｉ
−ランジスタでは、ｎ−領域１４及びｎ４領域１７とＳ
ｉ基板ｌ！との接合が浅（なっても、接合リーク電流の
増加が抑制される。
−ランジスタでは、ｎ−領域１４及びｎ４領域１７とＳ
ｉ基板ｌ！との接合が浅（なっても、接合リーク電流の
増加が抑制される。
この様に浅い接合の接合リーク電流を抑制することは、
今後のＬＪＬＳ １にとって重要である。
今後のＬＪＬＳ １にとって重要である。
なお本発明は、ＭＩＳ）ランジスタの製造の他に、以下
の様なプロセスにも応用可能である。
の様なプロセスにも応用可能である。
第２図は、第１応用例を示している。この第１応用例は
、眉間絶縁膜である５ｉｆｔ膜２１上のＡＩｌ配線２２
上に更に眉間絶縁膜であるＳｉ島腹膜２３形成し、ＡＩ
配線２２に達するコンタクトホールを５ｉ（ｈｌｌＡ
２３に形成するものである。
、眉間絶縁膜である５ｉｆｔ膜２１上のＡＩｌ配線２２
上に更に眉間絶縁膜であるＳｉ島腹膜２３形成し、ＡＩ
配線２２に達するコンタクトホールを５ｉ（ｈｌｌＡ
２３に形成するものである。
ところで、素子の高密度化に伴ってコンタクトホールも
微細なものが求められている。しかし、コンタクトホー
ルのバターニングのためにＳｉＯ□月欠２３上に形成し
たレジスト膜２４にも解像度等に限界があり、この限界
よりも小さな開口をレジス）Ｍ４２４に形成することは
できない。
微細なものが求められている。しかし、コンタクトホー
ルのバターニングのためにＳｉＯ□月欠２３上に形成し
たレジスト膜２４にも解像度等に限界があり、この限界
よりも小さな開口をレジス）Ｍ４２４に形成することは
できない。
そこでこの第１応用例では、上記の限界程度の開口２５
をまずレジスト膜２４に形成し、次に上述の一実施例と
同様な側壁２６を開口２５の内側面に形成している。
をまずレジスト膜２４に形成し、次に上述の一実施例と
同様な側壁２６を開口２５の内側面に形成している。
従って、この状態でＳＬＯ，膜２３にコンタクトホール
を形成すれば、このコンタクトボールは上記の限界より
も更に微細になる。
を形成すれば、このコンタクトボールは上記の限界より
も更に微細になる。
第３図は、第２応用例を示している。この第２応用例は
、ｓｉ５板１板上１上ッド用のＳｉｎｇ膜２７と酸化防
止膜であるＳｉＮ膜２８とを形成し、選択酸化によって
素子分離用の５ｌｏｔ膜を形成するものである。
、ｓｉ５板１板上１上ッド用のＳｉｎｇ膜２７と酸化防
止膜であるＳｉＮ膜２８とを形成し、選択酸化によって
素子分離用の５ｌｏｔ膜を形成するものである。
選択酸化による５ｉ０１膜には、周知の様にバーズビー
クが発生する。従って、素子形成領域を有効に確保する
には、バーズビークの発生を予め見込んでおいて、Ｓｉ
Ｎ膜２８を除去する幅をその分だけ狭くしておけばよい
、しかし、この幅を最小線幅よりも狭くすることはでき
ない。
クが発生する。従って、素子形成領域を有効に確保する
には、バーズビークの発生を予め見込んでおいて、Ｓｉ
Ｎ膜２８を除去する幅をその分だけ狭くしておけばよい
、しかし、この幅を最小線幅よりも狭くすることはでき
ない。
そこでこの第２応用例では、ＳｉＮ膜２膜上８上成した
レジスト膜２４に最小線幅程度の開口２５をまず形成し
、次に上述の一実施例と同様な側壁２６を開口２５の内
側面に形成している。
レジスト膜２４に最小線幅程度の開口２５をまず形成し
、次に上述の一実施例と同様な側壁２６を開口２５の内
側面に形成している。
従って、この状態でＳｉＮ膜２８を除去すれば、５ｉＮ
ｌｉ２８が除去される幅は最小線幅よりも更に狭くなる
。
ｌｉ２８が除去される幅は最小線幅よりも更に狭くなる
。
本発明によるＭＩＳトランジスタの製造方法では、ソー
ス・ドレイン領域形成用の不純物を活性化させるための
熱処理時に半導体基板に結晶欠陥が発生するのを防止す
ることができるので、接合リーク特性等の優れたＭＩＳ
トランジスタを製造することができる。
ス・ドレイン領域形成用の不純物を活性化させるための
熱処理時に半導体基板に結晶欠陥が発生するのを防止す
ることができるので、接合リーク特性等の優れたＭＩＳ
トランジスタを製造することができる。
第１図は本発明の一実施例を順次に示す側断面図、第２
図及び第３図は本発明の夫々第１及び第２応用例を示す
側断面図である。 なお図面に用いた符号において、 １１・−・・−・・−・−・・・−・−・Ｓｉ基板１２
−−−−一・ｘ−−−３ｉＯｚ１ｍ１３・・・・・・−
・・・−・・・・・・・・多結晶Ｓ＋）模１５・・・・
・・−・−・−・・〜・ＰＭＭＡ膜１６・−・−・・・
・−・−−−ｍ−側壁１７・・−・・・−・・・・・−
・・ｎ” ８１ ｂｉである。
図及び第３図は本発明の夫々第１及び第２応用例を示す
側断面図である。 なお図面に用いた符号において、 １１・−・・−・・−・−・・・−・−・Ｓｉ基板１２
−−−−一・ｘ−−−３ｉＯｚ１ｍ１３・・・・・・−
・・・−・・・・・・・・多結晶Ｓ＋）模１５・・・・
・・−・−・−・・〜・ＰＭＭＡ膜１６・−・−・・・
・−・−−−ｍ−側壁１７・・−・・・−・・・・・−
・・ｎ” ８１ ｂｉである。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にゲート絶縁膜を介してゲート電極を
形成する工程と、 レジスト材から成る重合膜を前記ゲート電極の断面形状
に沿って形成する工程と、 前記ゲート電極の側面に前記重合膜から成る側壁を形成
する工程と、 前記ゲート電極及び前記側壁をマスクとして前記半導体
基板中へ不純物を導入してソース・ドレイン領域を形成
する工程とを夫々具備するＭＩＳトランジスタの製造方
法。 ２、前記不純物を活性化させるための熱処理を前記側壁
を除去した後に行う請求項１記載のＭＩＳトランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018902A JPH02199841A (ja) | 1989-01-28 | 1989-01-28 | Ｍｉｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018902A JPH02199841A (ja) | 1989-01-28 | 1989-01-28 | Ｍｉｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199841A true JPH02199841A (ja) | 1990-08-08 |
Family
ID=11984522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1018902A Pending JPH02199841A (ja) | 1989-01-28 | 1989-01-28 | Ｍｉｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881670A3 (en) * | 1997-05-30 | 1998-12-16 | STMicroelectronics, Inc. | Sacrificial spacer for integrated circuit transistors |
-
1989
- 1989-01-28 JP JP1018902A patent/JPH02199841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0881670A3 (en) * | 1997-05-30 | 1998-12-16 | STMicroelectronics, Inc. | Sacrificial spacer for integrated circuit transistors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6900094B2 (en) | Method of selective removal of SiGe alloys | |
| US6225163B1 (en) | Process for forming high quality gate silicon dioxide layers of multiple thicknesses | |
| KR100948938B1 (ko) | 다른 실리콘 두께를 갖는 ｓｏｉ 소자 | |
| US4923826A (en) | Method for forming dielectrically isolated transistor | |
| US7417250B1 (en) | Strained-silicon device with different silicon thicknesses | |
| US6235591B1 (en) | Method to form gate oxides of different thicknesses on a silicon substrate | |
| CN109830433B (zh) | 制作半导体元件的方法 | |
| US6548369B1 (en) | Multi-thickness silicon films on a single semiconductor-on-insulator (SOI) chip using simox | |
| US6579766B1 (en) | Dual gate oxide process without critical resist and without N2 implant | |
| KR100195846B1 (ko) | 반도체 장치의 제조 방법 | |
| JPH02199841A (ja) | Ｍｉｓトランジスタの製造方法 | |
| JP2001176983A (ja) | 半導体装置及びその製造方法 | |
| US6171897B1 (en) | Method for manufacturing CMOS semiconductor device | |
| US5212105A (en) | Semiconductor device manufacturing method and semiconductor device manufactured thereby | |
| KR100613349B1 (ko) | 두 개 이상의 구동 전압을 갖는 게이트를 포함하는 반도체소자 및 그 제조 방법 | |
| KR100275111B1 (ko) | 반도체소자의게이트산화막형성방법 | |
| US5830796A (en) | Method of manufacturing a semiconductor device using trench isolation | |
| JPS62190862A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| KR100575361B1 (ko) | 플래시 게이트 및 고전압 게이트 형성 방법 | |
| JPS63260163A (ja) | 半導体記憶装置の製造方法 | |
| KR100282984B1 (ko) | 산화질소막을이용한스플릿게이트구조의시모스트랜지스터및그제조방법 | |
| JP2633525B2 (ja) | 半導体装置の製造方法 | |
| KR20020047846A (ko) | 트랜지스터의 소오스 드레인 이온주입방법 | |
| KR0172041B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR930010985B1 (ko) | 다양한 로컬폴리 산화물을 이용한 격리의 제조방법 |