JPH02199842A - 薄膜電界効果型トランジスタ素子の製造方法 - Google Patents
薄膜電界効果型トランジスタ素子の製造方法Info
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- JPH02199842A JPH02199842A JP1913289A JP1913289A JPH02199842A JP H02199842 A JPH02199842 A JP H02199842A JP 1913289 A JP1913289 A JP 1913289A JP 1913289 A JP1913289 A JP 1913289A JP H02199842 A JPH02199842 A JP H02199842A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁性基板上に設けられた薄膜電界効果型トラ
ンジスタ素子の製造方法に関し、特にアクティブマトリ
ックス型液晶デイスプレィに好適な製造が容易な薄膜電
界効果型トランジスタ素子の製造方法に関する。
ンジスタ素子の製造方法に関し、特にアクティブマトリ
ックス型液晶デイスプレィに好適な製造が容易な薄膜電
界効果型トランジスタ素子の製造方法に関する。
壁掛はカラーテレビに代表される薄型パネルデイスプレ
ィとして、薄膜電界効果型トランジスタを一方のガラス
基板に一つ一つ画素のスイッチとしてアレイ化したアク
ティブマトリックス型液晶デイスプレィの研究開発が活
発に行なわれている。このデイスプレィの実用化のため
には、量産時も製造歩留まりが減少しないようなプロセ
スマージンの大きい製造方法の開発が重要である。
ィとして、薄膜電界効果型トランジスタを一方のガラス
基板に一つ一つ画素のスイッチとしてアレイ化したアク
ティブマトリックス型液晶デイスプレィの研究開発が活
発に行なわれている。このデイスプレィの実用化のため
には、量産時も製造歩留まりが減少しないようなプロセ
スマージンの大きい製造方法の開発が重要である。
第２図に従来の逆スタッガード型薄膜電界効果型トラン
ジスタの製造プロセスを示す。以下、この従来の製造プ
ロセスについて説明する。絶縁性基板２１上に金属でゲ
ート電極２２を形成する（第２図（ａ）＞ 、次に、プ
ラズマＣＶＤ法によりゲート絶縁ＪＩｅ１２３として窒
化シリコンや酸化シリコンのような絶縁膜を形成する。
ジスタの製造プロセスを示す。以下、この従来の製造プ
ロセスについて説明する。絶縁性基板２１上に金属でゲ
ート電極２２を形成する（第２図（ａ）＞ 、次に、プ
ラズマＣＶＤ法によりゲート絶縁ＪＩｅ１２３として窒
化シリコンや酸化シリコンのような絶縁膜を形成する。
さらに、非晶質半導体として例えばアモルファスＳ ｉ
２４゜上部絶縁膜・２５を順次堆積させる（第２図（
ｂ））。この上部絶縁膜２５はゲート絶縁膜と同様に窒
化シリコン膜や酸化シリコン膜が用いられる。
２４゜上部絶縁膜・２５を順次堆積させる（第２図（
ｂ））。この上部絶縁膜２５はゲート絶縁膜と同様に窒
化シリコン膜や酸化シリコン膜が用いられる。
次に上部絶縁膜２５をゲート電極２２上の一部を残して
、不用部分をエツチング除去する（第２図（Ｃ））。こ
こで、露出したアモルファス５ｉ２４の表面をフッ酸を
用いて清浄化し、ただちにｎ＋アモルファス５ｉ２６と
金属膜２７を成膜する（第２図（ｄ））、金属膜２７と
ｎ＋アモルファスＳＬをエツチング加工することにより
ソース２８とドレイン２９を形成する（第２図（ｅ））
。最後に、不用な部分のアモルファス５ｉ２４をエツチ
ング除去することにより、トランジスタが完成する。
、不用部分をエツチング除去する（第２図（Ｃ））。こ
こで、露出したアモルファス５ｉ２４の表面をフッ酸を
用いて清浄化し、ただちにｎ＋アモルファス５ｉ２６と
金属膜２７を成膜する（第２図（ｄ））、金属膜２７と
ｎ＋アモルファスＳＬをエツチング加工することにより
ソース２８とドレイン２９を形成する（第２図（ｅ））
。最後に、不用な部分のアモルファス５ｉ２４をエツチ
ング除去することにより、トランジスタが完成する。
従来の逆スタッガード型薄膜電界効果型トランジスタの
製造プロセスの問題点は、ｎ ＋アモルファスＳｌを成
膜する前に行なうアモルファス５ｔ２４の表面を清浄化
するためのフッ酸処理である。これは、アモルファスＳ
ｉ表面に形成されている酸化膜等を除去し、ソース・ト
レインコンタクトのオーミック性を改善するために行な
っている。しかし、この工程で上部絶縁膜２５がフッ酸
によりエツチングされることを防ぐため、フッ酸の濃度
を薄くし、処理時間の短くしている。このため、アモル
ファス５ｉ２４の表面状態によってはフッ酸処理が不十
分になり、オーミックコンタクトが形成できす、再現性
や歩留まりが悪い問題があった。
製造プロセスの問題点は、ｎ ＋アモルファスＳｌを成
膜する前に行なうアモルファス５ｔ２４の表面を清浄化
するためのフッ酸処理である。これは、アモルファスＳ
ｉ表面に形成されている酸化膜等を除去し、ソース・ト
レインコンタクトのオーミック性を改善するために行な
っている。しかし、この工程で上部絶縁膜２５がフッ酸
によりエツチングされることを防ぐため、フッ酸の濃度
を薄くし、処理時間の短くしている。このため、アモル
ファス５ｉ２４の表面状態によってはフッ酸処理が不十
分になり、オーミックコンタクトが形成できす、再現性
や歩留まりが悪い問題があった。
本発明はこのような問題点を解決し、歩留りよく薄膜電
界効果トランジスタを作製することを目的としている、 〔課題を解決するための手段〕 本発明の薄膜電界効果型トランジスタ素子の製造方法は
、絶縁性基板上にゲート電極、ゲート絶縁膜、非晶質半
導体膜、上部絶縁膜を順次形成し、前記ゲート電極上以
外の部分の前記上部絶縁膜を除去した後、ソース及びド
レイン電極を形成する薄膜電界効果型トランジスタ素子
の製造方法において、前記上部絶縁膜の上に第２の非晶
質半導体膜を形成し、前記ゲート電極上以外の部分の前
記第２の非晶質半導体膜と前記上部絶縁膜を除去し、前
記ソース及びトレイン電極を形成し、最後に前記第２の
非晶質半導体膜を除去する工程を含むことを特徴として
いる。
界効果トランジスタを作製することを目的としている、 〔課題を解決するための手段〕 本発明の薄膜電界効果型トランジスタ素子の製造方法は
、絶縁性基板上にゲート電極、ゲート絶縁膜、非晶質半
導体膜、上部絶縁膜を順次形成し、前記ゲート電極上以
外の部分の前記上部絶縁膜を除去した後、ソース及びド
レイン電極を形成する薄膜電界効果型トランジスタ素子
の製造方法において、前記上部絶縁膜の上に第２の非晶
質半導体膜を形成し、前記ゲート電極上以外の部分の前
記第２の非晶質半導体膜と前記上部絶縁膜を除去し、前
記ソース及びトレイン電極を形成し、最後に前記第２の
非晶質半導体膜を除去する工程を含むことを特徴として
いる。
本発明は上部絶縁膜がフッ酸処理でエツチングされるの
を防止するために、上部絶縁膜の上に第２の非晶質半導
体膜を形成し、この第２の非晶質半導体膜をフッ酸によ
るエツチングのストッパーとして利用する点に特徴があ
る。
を防止するために、上部絶縁膜の上に第２の非晶質半導
体膜を形成し、この第２の非晶質半導体膜をフッ酸によ
るエツチングのストッパーとして利用する点に特徴があ
る。
まず、本発明の逆スタッガード型薄膜電界効果型トラン
ジスタの製造プロセスについて説明する。第１図に本発
明の製造プロセスを示す、絶縁性基板１１上に金属でゲ
ート電極１２を形成する（第１図（ａ＞）、次に、プラ
ズマＣＶＤ法によりゲート絶縁膜１３として窒化シリコ
ンや酸化シリコンのような絶縁膜を形成する。さらに、
非晶質半導体層としてアモルファス５ｉ１４．上部絶縁
膜１５を順次堆積させる（第１図（ｂ））、この上部絶
縁膜１５はゲート絶縁膜と同様に窒化シリコン膜や酸化
シリコン膜が用いられる０本発明では、上部絶縁Ｍ１５
をフッ酸処理でエツチングされるのを防ぐために、上部
絶縁膜１５の上にさらに第２の非晶質半導体膜１を形成
する１１次に第２の非晶質半導体１１１１と上部絶縁膜
２５をゲート電極２２上のパターンのみを残しズ、不用
部分をエツチング除去する（第１図（Ｃ））、このエツ
チングは例えばまず非晶質半導体膜が速い条件で非晶質
半導体膜をドライエツチングし、次に上部絶縁膜が速い
条件で上部絶縁膜をドライエツチングでエツチングする
ことにより再現性、制御性よく加工することができる。
ジスタの製造プロセスについて説明する。第１図に本発
明の製造プロセスを示す、絶縁性基板１１上に金属でゲ
ート電極１２を形成する（第１図（ａ＞）、次に、プラ
ズマＣＶＤ法によりゲート絶縁膜１３として窒化シリコ
ンや酸化シリコンのような絶縁膜を形成する。さらに、
非晶質半導体層としてアモルファス５ｉ１４．上部絶縁
膜１５を順次堆積させる（第１図（ｂ））、この上部絶
縁膜１５はゲート絶縁膜と同様に窒化シリコン膜や酸化
シリコン膜が用いられる０本発明では、上部絶縁Ｍ１５
をフッ酸処理でエツチングされるのを防ぐために、上部
絶縁膜１５の上にさらに第２の非晶質半導体膜１を形成
する１１次に第２の非晶質半導体１１１１と上部絶縁膜
２５をゲート電極２２上のパターンのみを残しズ、不用
部分をエツチング除去する（第１図（Ｃ））、このエツ
チングは例えばまず非晶質半導体膜が速い条件で非晶質
半導体膜をドライエツチングし、次に上部絶縁膜が速い
条件で上部絶縁膜をドライエツチングでエツチングする
ことにより再現性、制御性よく加工することができる。
ここで、露出したアモルファス５１１４の表面をフッ酸
を用いて清浄化し、なだち嫁ｎ＋アモルファス５ｉ１６
と金属膜１７を成膜する（第１図（ｄ））、金属膜１７
とｎ＋アモルファスＳＬをエツチング加工することによ
りソース２８とドレイン２９を形成するく第２図（ｅ）
）、この時、上部絶縁膜上の第２の非晶質半導体層はｎ
＋アモルファスシリコンのエツチング工程で連続してエ
ッチン、グされるｌｆ＆に、不用な部分のアモルファス
Ｓｔをエツチング除去することにより、トランジスタが
完成する。
を用いて清浄化し、なだち嫁ｎ＋アモルファス５ｉ１６
と金属膜１７を成膜する（第１図（ｄ））、金属膜１７
とｎ＋アモルファスＳＬをエツチング加工することによ
りソース２８とドレイン２９を形成するく第２図（ｅ）
）、この時、上部絶縁膜上の第２の非晶質半導体層はｎ
＋アモルファスシリコンのエツチング工程で連続してエ
ッチン、グされるｌｆ＆に、不用な部分のアモルファス
Ｓｔをエツチング除去することにより、トランジスタが
完成する。
ここで、第２の非晶質半導体膜１の役割について詳細に
説明する。第１図（ｃ）において上部絶縁［１５を除去
した後に現われるアモルファスＳｉ表面はレジストプロ
セスによる有機物汚染や酸化膜ができている。このため
、表面の特別な処理をせずにソース、ドレイン電極を形
成すると、ｎ＋層を用いてコンタクト抵抗が大きくなり
、オーミック電極にならない、アモルファスシリコン表
面の清浄化プロセスは再現性よく良好なトランジスタ特
性を得るのに必要不可決のものである。
説明する。第１図（ｃ）において上部絶縁［１５を除去
した後に現われるアモルファスＳｉ表面はレジストプロ
セスによる有機物汚染や酸化膜ができている。このため
、表面の特別な処理をせずにソース、ドレイン電極を形
成すると、ｎ＋層を用いてコンタクト抵抗が大きくなり
、オーミック電極にならない、アモルファスシリコン表
面の清浄化プロセスは再現性よく良好なトランジスタ特
性を得るのに必要不可決のものである。
量産性に向き、確実な清浄化プロセスとして、フッ酸処
理がある。これは、適当な濃度のフッ酸で表面の酸化膜
をエツチングすることにより、表面の汚染も取り除ける
ため、非常に有効なプロセスである。しかし、プラズマ
ＣＶＤで作製した窒化シリコン膜やシリコン酸化膜はフ
ッ酸によるエツチングレートが非常に速いため、Ｓｉ表
面が清浄化される程度のフッ酸処理でも上部絶縁膜がエ
ツチングされてしまう。これまでは上部絶縁膜が無くな
らない程度にフッ酸濃度を薄くし、処理時間を短くして
清浄化処理を行なっている。そのなめ、アモルファスシ
リコン表面が十分清浄化されず、コンタクト特性の再現
性が悪かったり、面内で不均一性が発生したりして、歩
留まりの低下を引き起こす、そこで、フッ酸ではエツチ
ングされ難い第２の非晶質半導体膜、例えばアモルファ
スシリコン膜を上部絶縁膜の上に形成することにより、
フッ酸処理を十分行なうことができる。この第２の非晶
質半導体膜には、フッ酸に対するエツチングレートが遅
ければなんでもよく、例えばアモルファスシリコン膜を
使うことができる。
理がある。これは、適当な濃度のフッ酸で表面の酸化膜
をエツチングすることにより、表面の汚染も取り除ける
ため、非常に有効なプロセスである。しかし、プラズマ
ＣＶＤで作製した窒化シリコン膜やシリコン酸化膜はフ
ッ酸によるエツチングレートが非常に速いため、Ｓｉ表
面が清浄化される程度のフッ酸処理でも上部絶縁膜がエ
ツチングされてしまう。これまでは上部絶縁膜が無くな
らない程度にフッ酸濃度を薄くし、処理時間を短くして
清浄化処理を行なっている。そのなめ、アモルファスシ
リコン表面が十分清浄化されず、コンタクト特性の再現
性が悪かったり、面内で不均一性が発生したりして、歩
留まりの低下を引き起こす、そこで、フッ酸ではエツチ
ングされ難い第２の非晶質半導体膜、例えばアモルファ
スシリコン膜を上部絶縁膜の上に形成することにより、
フッ酸処理を十分行なうことができる。この第２の非晶
質半導体膜には、フッ酸に対するエツチングレートが遅
ければなんでもよく、例えばアモルファスシリコン膜を
使うことができる。
本発明の上部絶縁膜のエツチング防止層として非晶質半
導体を使用することにより、ｎ＋アモルファスＳｉ形成
前のフッ酸処理を十分行える。その結果、基板全体で再
現性よくソース・ドレインのオーミックコンタクトが形
成できるようになり、良好なＯＮ電流の均一性が得られ
る。
導体を使用することにより、ｎ＋アモルファスＳｉ形成
前のフッ酸処理を十分行える。その結果、基板全体で再
現性よくソース・ドレインのオーミックコンタクトが形
成できるようになり、良好なＯＮ電流の均一性が得られ
る。
本発明の実施例について第１図を用いながら説明する。
絶縁性基板１１としてホウゲイ酸ガラス板を用いた。洗
浄後、絶縁性基板１１上にスパッタ法によりクロミウム
を厚さ１１００ｎ成膜し、フォトリソグラフィ法を用い
てゲート電極１２を形成する。ここでは、ゲート電極材
料としてクロミウムを用いたが他の材料、例えばアルミ
ニウムやタンタル等の他の金属でもよい。
浄後、絶縁性基板１１上にスパッタ法によりクロミウム
を厚さ１１００ｎ成膜し、フォトリソグラフィ法を用い
てゲート電極１２を形成する。ここでは、ゲート電極材
料としてクロミウムを用いたが他の材料、例えばアルミ
ニウムやタンタル等の他の金属でもよい。
次に、プラズマＣＶＤ法を用いてゲート絶縁膜１３、ア
モルファス５ｉ１４．上部絶縁膜１５を順次成膜する。
モルファス５ｉ１４．上部絶縁膜１５を順次成膜する。
ゲート絶縁膜１３には膜厚４００ｎｍの窒化シリコン膜
を用いた。成膜条件は、Ｓ ｉ Ｈ４とＮＨ，を原料ガ
スとして、流量比１ニア、真空度１００Ｐａ、高周波電
力密度０．２Ｗ ／ ３ ” 、基板温度２５０’Ｃで
あり、本条件で光学バンドギャップ５．４ｅＶの良好な
絶縁性を有する窒化シリコン膜が得られる。ここでは、
窒化シリコン膜を用いたが他の絶縁材料、例えば酸化シ
リコン、五酸化タンタル等の絶縁膜でもよい。
を用いた。成膜条件は、Ｓ ｉ Ｈ４とＮＨ，を原料ガ
スとして、流量比１ニア、真空度１００Ｐａ、高周波電
力密度０．２Ｗ ／ ３ ” 、基板温度２５０’Ｃで
あり、本条件で光学バンドギャップ５．４ｅＶの良好な
絶縁性を有する窒化シリコン膜が得られる。ここでは、
窒化シリコン膜を用いたが他の絶縁材料、例えば酸化シ
リコン、五酸化タンタル等の絶縁膜でもよい。
アモルファス５ｉ１４は、Ｓ ｉ Ｈ４ガスを原料とし
、真空度１００Ｐａ、高周波電力密度０．０２Ｗ ／
ｃｔａ ２．基板温度２５０℃の条件で厚さ１１００ｎ
成膜した０次に、上部絶縁膜１５として、ゲート絶縁膜
１３と同じ条件で窒化シリコン膜を膜厚１１００ｎ成膜
した。上部絶縁膜１５は他の絶縁材料でもよい、ここで
は、プラズマＣＶＤ法を用いて、ゲート絶縁膜、アモル
ファスｓｉ、上部絶縁膜の３層を形成しているが、光Ｃ
ＶＤ法、スパッタ法等の他の成膜方法を用いてもよい。
、真空度１００Ｐａ、高周波電力密度０．０２Ｗ ／
ｃｔａ ２．基板温度２５０℃の条件で厚さ１１００ｎ
成膜した０次に、上部絶縁膜１５として、ゲート絶縁膜
１３と同じ条件で窒化シリコン膜を膜厚１１００ｎ成膜
した。上部絶縁膜１５は他の絶縁材料でもよい、ここで
は、プラズマＣＶＤ法を用いて、ゲート絶縁膜、アモル
ファスｓｉ、上部絶縁膜の３層を形成しているが、光Ｃ
ＶＤ法、スパッタ法等の他の成膜方法を用いてもよい。
次に、本発明の特徴である上部絶縁膜１５のエツチング
保護膜として、第２の非晶質半導体層１を膜厚２０ｎｍ
形成する。第２の非晶質半導体層の材料は例えばアモル
ファスｓｉでもよい、成膜方法もスパッタ法で形成して
もよい。
保護膜として、第２の非晶質半導体層１を膜厚２０ｎｍ
形成する。第２の非晶質半導体層の材料は例えばアモル
ファスｓｉでもよい、成膜方法もスパッタ法で形成して
もよい。
次に、フォトリングラフィ法を用いてゲート電極の形状
にフォトレジスト膜を形成し、このフ才トレジスト膜を
マスクにして、アモルファスＳｉのエツチング速度が速
いエツチング条件で第２のアモルファスＳｉｌをエツチ
ングする。引続き逆に絶縁膜が速いエツチング条件に切
り替え上部絶縁膜をバターニングする。
にフォトレジスト膜を形成し、このフ才トレジスト膜を
マスクにして、アモルファスＳｉのエツチング速度が速
いエツチング条件で第２のアモルファスＳｉｌをエツチ
ングする。引続き逆に絶縁膜が速いエツチング条件に切
り替え上部絶縁膜をバターニングする。
フォトレジスト膜の剥離後、アモルファス５ｔ１４の表
面の清浄化のために、１％ＨＦ液に１分間浸すフッ酸処
理を行なう、従来は上部絶縁膜１５をエツチングしない
ように０．０５％ＨＦ液に３０秒浸す処理しか行えなか
った。
面の清浄化のために、１％ＨＦ液に１分間浸すフッ酸処
理を行なう、従来は上部絶縁膜１５をエツチングしない
ように０．０５％ＨＦ液に３０秒浸す処理しか行えなか
った。
このフッ酸処理後、ただちにプラズマＣＶＤ法を用いて
ｎ１アモルファス５ｉ１６．スパッタ法を用いてソース
・ドレインとなるクロミウムから成る金属膜１７を形成
する。ｎ＋アモルファスＳｉ １６の成膜は、ＰＨ，を
０．５％混合したＳｉＨ，を原料ガスに用い、真空度１
００Ｐａ、高周波電力密度０ 、０２ Ｗ／ ｃｙａ２
．基板温度２５０℃の条件で厚さ５Ｑｎｍ成膜した。ク
ロミウム１７の膜厚は１５０ｎｍである。
ｎ１アモルファス５ｉ１６．スパッタ法を用いてソース
・ドレインとなるクロミウムから成る金属膜１７を形成
する。ｎ＋アモルファスＳｉ １６の成膜は、ＰＨ，を
０．５％混合したＳｉＨ，を原料ガスに用い、真空度１
００Ｐａ、高周波電力密度０ 、０２ Ｗ／ ｃｙａ２
．基板温度２５０℃の条件で厚さ５Ｑｎｍ成膜した。ク
ロミウム１７の膜厚は１５０ｎｍである。
ここで、フォトリソグラフィ法によりソース・ドレイン
の形状にフォトレジスト膜を形成し、電極となるクロミ
ウム１７をウェットエツチング法によりバターニングす
る。引き続き、ｎ＋アモルファスＳｔ １６と上部絶縁
膜１５を保護する第２の非晶質半導体であるアモルファ
スＳｉｌをドライエツチング法により連続してエツチン
グし、ソース・ドレイン１８．１９が形成される。この
２層は同一の条件でエツチングできるため、上部保護膜
１５のフッ酸処理の保護膜としてアモルファスＳｉｌを
用いてもエツチング工程の増加はない、最後に、アモル
ファスＳｉ １４の不用な部分をエツチング除去し、ト
ランジスタが完成する。
の形状にフォトレジスト膜を形成し、電極となるクロミ
ウム１７をウェットエツチング法によりバターニングす
る。引き続き、ｎ＋アモルファスＳｔ １６と上部絶縁
膜１５を保護する第２の非晶質半導体であるアモルファ
スＳｉｌをドライエツチング法により連続してエツチン
グし、ソース・ドレイン１８．１９が形成される。この
２層は同一の条件でエツチングできるため、上部保護膜
１５のフッ酸処理の保護膜としてアモルファスＳｉｌを
用いてもエツチング工程の増加はない、最後に、アモル
ファスＳｉ １４の不用な部分をエツチング除去し、ト
ランジスタが完成する。
このような製造プロセスで作製した薄膜電界効果型トラ
ンジスタはフッ酸処理が十分長くできるため、ソース・
ドレインのオーミックコンタクトが確実に実現できその
結果、基板内で２５０１１Ｉｍ角の範囲でＯＮ電流の分
布が２０％以内に入り、良好な均一性が得られた。
ンジスタはフッ酸処理が十分長くできるため、ソース・
ドレインのオーミックコンタクトが確実に実現できその
結果、基板内で２５０１１Ｉｍ角の範囲でＯＮ電流の分
布が２０％以内に入り、良好な均一性が得られた。
本発明は上部絶縁膜のエツチング防止層とじて非晶質半
導体膜を使用することにより、ｎ＋アモルファスＳｉ形
成前のフッ酸処理を十分行える。
導体膜を使用することにより、ｎ＋アモルファスＳｉ形
成前のフッ酸処理を十分行える。
その結果、基板全体で再現性よくソース・ドレインのオ
ーミックコンタクトが形成できるようになり、良好なＯ
Ｎ電流の均一性が得られる。
ーミックコンタクトが形成できるようになり、良好なＯ
Ｎ電流の均一性が得られる。
第１図は、本発明の薄膜電界効果型トランジスタの製造
工程図、第２図は、従来の薄膜電界効果型トランジスタ
の製造工程図をそれぞれ示す。 図において、 １１．２１・・・絶縁性基板、１２．２２・・・ゲート
電極、１３．２３・・・ゲート絶縁膜、１４．２４・・
・アモルファスＳｉ、１５．２５・・・上部絶縁膜、１
・・・第２の非晶質半導体膜、１６．２６・・・ｎ＋ア
モルファスＳｔ、１７．２７・・・金属膜、１８．２８
・・・ソース、１９．２９・・・ドレインをそれぞれ示
す。
工程図、第２図は、従来の薄膜電界効果型トランジスタ
の製造工程図をそれぞれ示す。 図において、 １１．２１・・・絶縁性基板、１２．２２・・・ゲート
電極、１３．２３・・・ゲート絶縁膜、１４．２４・・
・アモルファスＳｉ、１５．２５・・・上部絶縁膜、１
・・・第２の非晶質半導体膜、１６．２６・・・ｎ＋ア
モルファスＳｔ、１７．２７・・・金属膜、１８．２８
・・・ソース、１９．２９・・・ドレインをそれぞれ示
す。
Claims (1)
- 絶縁性基板上にゲート電極、ゲート絶縁膜、非晶質半導
体膜、上部絶縁膜を順次形成し、前記ゲート電極上以外
の部分の前記上部絶縁膜を除去した後、ソース及びドレ
イン電極を形成する薄膜電界効果型トランジスタ素子の
製造方法において、前記上部絶縁膜の上に第２の非晶質
半導体膜を形成し、前記ゲート電極上以外の部分の前記
第２の非晶質半導体膜と前記上部絶縁膜を除去し、前記
ソース及びドレイン電極を形成し、最後に前記第２の非
晶質半導体膜を除去する工程を有することを特徴とした
薄膜電界効果型トランジスタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913289A JPH02199842A (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913289A JPH02199842A (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199842A true JPH02199842A (ja) | 1990-08-08 |
Family
ID=11990941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1913289A Pending JPH02199842A (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199842A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148136A (ja) * | 1989-11-02 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体素子および半導体素子の製造方法 |
| EP0542279A1 (en) * | 1991-11-15 | 1993-05-19 | Casio Computer Company Limited | Thin-film transistor with a protective layer and method of manufacturing the same |
| KR100359796B1 (ko) * | 1996-01-25 | 2003-01-15 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용박막트랜지스터및액정표시장치 |
| JP2011205105A (ja) * | 2011-04-22 | 2011-10-13 | Casio Computer Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1989
- 1989-01-27 JP JP1913289A patent/JPH02199842A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03148136A (ja) * | 1989-11-02 | 1991-06-24 | Matsushita Electric Ind Co Ltd | 半導体素子および半導体素子の製造方法 |
| EP0542279A1 (en) * | 1991-11-15 | 1993-05-19 | Casio Computer Company Limited | Thin-film transistor with a protective layer and method of manufacturing the same |
| US5427962A (en) * | 1991-11-15 | 1995-06-27 | Casio Computer Co., Ltd. | Method of making a thin film transistor |
| KR100359796B1 (ko) * | 1996-01-25 | 2003-01-15 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용박막트랜지스터및액정표시장치 |
| JP2011205105A (ja) * | 2011-04-22 | 2011-10-13 | Casio Computer Co Ltd | 薄膜トランジスタおよびその製造方法 |
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