JPH02199868A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、バイポーラトランジスタとＭＯＳトランジス
タとを同一基板上に形成する半導体集積回路装置及びそ
の製造方法間するものである。

［従来の技術］ バイポーラトランジスタとＭＯＳトランジスタとを同一
基板上に形成する技術は現在では広く知られている。中
でも集積度を向上する目的でＣＭＯＳトランジスタをＬ
　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ
）構造とした技術が注目されている（例えば、文献１　
　：Ｌ、０μｍ　　ｎ−璽ｅｌｌ　　ＣＭＯ３／Ｂｉｐ
ｏｌａｒ　　Ｔｅｃｈｎｏｌｏｇｙ　　ＩＥＥＥＴＲＡ
ＮＳＡＣＴＩＯＮ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩ
ＣＥ　、ＶＯＬ、ＥＤ−３２ＮＯ２Ｆｅｂ、’８５、ま
たは、文献２：＾ｎ　Ｅｎｈａｎｃｅｄ　ＦｕｌｌｙＳ
ｃａｌｅｄ　１．２−、ｕｓ　Ｃ］１０Ｓ　Ｐｒｏｃｅ
ｓｓ　Ｆｏｒ　Ａｎａｌｏｇ　Ａｐｐｌｉｃａｔｉｏｎ
ｓ　ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏ！　５ｏｌｉｄ−ｓ
ｔａｔｅ　ｃｉｒｃｕｉｔｓ、　ＶＯＬ、　５Ｃ−２１
，ＮＯ２Ａｐｒｉｌ’　８６）。ここでは上記文献に開
示されているＢｉＣＭＯ５構造の製造方法を参考にした
上で、第２図を用いて従来技術の説明を行う。

先ず第２図（ａ）に示すように、Ｐ型シリコン基。

板（（１００）面、比抵抗１０ＬｃＩＩＩＨＯ１にＮ十
埋込み層（ｓ　ｂ拡散でシート抵抗２０Ω１０．拡散の
深さ５μｍ）１０２を形成し、比抵抗１．ＯΩ・ｃＩ１
１厚さ２．０μｍのＰ型ボロンドープのエピタキシャル
層１０３を形成する。

しかる後、バイポーラトランジスタを形成するＮ領域１
０４と、ＰＭＯ３トランジスタを形成するＮ領域１０５
を表面濃度２　Ｘ　１０　”１ｏｎｓ／ｃ＠３゜拡散の
深さ２μｍで同時に形成し、予め埋め込まれたＮ十埋込
み層１０２と連続させる。

さらにＬＯＣＯ３法でＬＯＣＯ３酸化膜１０６をフィー
ルド部に７０００人形成する。

なお、ＬＯＧＯ８酸化膜１０６のない素子形成領域１０
７，１０８，１０９はそれぞれバイポーラトランジスタ
、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの形成
領域である。

次いで第２図（ｂ）に示すように、上記基板表面にバイ
ポーラＮＰＮトランジスタのベースを形成するためのＰ
型拡散層（ベース領域）１１Ｏを表面濃度５　Ｘ　Ｉ　
Ｏ”１ｏｎｓ／ａｍ３．拡散の深さ０．５μｍで形成し
た後、ＭＯＳトランジスタのゲート絶縁膜となるゲート
酸化膜１１１を２００人の厚さで形成する。このときバ
イポーラトランジスタの素子形成領域１０７にも同時に
Ｓｉｎ、膜１１２が同じ厚さ２００人で形成される。

続けて第２図（Ｃ）に示すように、減圧ＣＶＤ法により
ポリシリコン膜を４０００人の厚さで基板表面に成長さ
せ、周知のフォトリソグラフ・エツチング技術によりＮ
ＭＯ３トランジスタのゲート電極１１３．ＰＭＯＳトラ
ンジスタのゲート電極１１４を形成した後、セルファラ
イン技術を用いてＮＭＯＳトランジスタの低ｍ度Ｎ−ド
レイン領域１１５（表面濃度４　Ｘ　１０　”１ｏｎｓ
／ｃｍ’、拡散の深さ０．２μｍ）を形成する。

さらに第２図（ｄ）に示すように、上記基板表面にｐ、
ｏ、重量濃度ｔ５ｗｔ％のＰＳＧ膜１５４を４０００人
、ＣＶＤ法で成長させる。

次いで第２図（ｅ）に示すように、ＲＩＥ（反応性イオ
ンエツチング）法によりＰＳＧ膜１５４をエツチングし
、ＬＤＤ構造の形成に必要な側壁酸化膜（サイドウオー
ル）ｌ１６をポリシリコンゲート電極１１３，１１４に
形成する。このＬＤＤ構造及びその製造方法については
、例えば、菅野卓雄監修、香山晋編「超高速ＭＯＳデバ
イス」培風館Ｐ４０〜４１などに述べられているので詳
しい説明はここでは省略する。

また第２図（ｆ）に示すように、上記基板表面に厚さ１
，０μｍのネガタイプのフォトレジスト（ネガレジスト
）１１７をコーティングし、周知のフォトリングラフ技
術によりバイポーラトランジスタのエミッタ・コレクタ
となる領域１１８，１１９とＮＭＯ３トランジスタのソ
ース・ドレインとなる領域１２０に窓開けを行い、イオ
ン注入法を用いて加速電圧４０　Ｋ　ｅＶ、　Ｄｏｓｅ
量１．２Ｘ１０”１ｏｎｓ／ｃｍ”のＡｓを注入する。

このとき上記レジスト１１７をマスクにしてイオン注入
を行うことにヨリバイポーラＮＰＮトランジスタのエミ
ッタ１２１、コレクタ１２２とＮＭＯＳトランジスタの
ソース・ドレイン１２３，１２４が各々同時に形成され
る。

また第２図（ｇ）に示すように、上記基板上のレジスト
１１７を除去した後にネガレジスト１２５を厚さ１．０
μｍでコーティングし、周知のフォトリングラフ技術に
よりバイポーラトランジスタのベースコンタクトの取出
し領域１２６と、ＰＭＯ３トランジスタのソース・ドレ
インとなる領域１２７に窓開けし、イオン注入法を用い
ＢＦ、十を加速電圧５０　Ｋ　ｅＶ、　　Ｄ　ｏｓｅｆ
ｆｉ　３　Ｘ　ｌ　Ｏ”１ｏｎｓ／ａｍ”注入する。こ
のレジストマスクによるイオン注入によりバイポーラト
ランジスタのベースコンタクト取出し領域１２８とＰＭ
ＯＳトランジスタのソース・ドレイン１２９，１３０が
形成される。

最後に第２図（ｈ）に示すように、レジスト１２５を除
去した後に、層間絶縁膜としてのＰＳＧ膜１３１をＣ’
ＶＤ法でＰ　、０５濃度２０ｗｔ％、厚さ６０００人で
成長させガラスフロー（熱処理による平坦化）を行った
後、バイポーラトランジスタのベースコンタクトホール
１３２．　　エミッタコンタクトホール１３３．コレク
タコンタクトホール１３４、ＮＭＯＳトランジスタのソ
ースコンタクトホール１３５．　　ドレインコンタクト
ホール１３６゜ＰＭＯＳトランジスタのソースコンタク
トホール１３７、ドレインコンタクトホール１３８を同
時に開孔し、バイポーラトランジスタのベース電極１３
９、エミッタ電極１４０．コレクタ電極１４１及びＮＭ
Ｏ３トランジスタのソース電極１４２゜ドレイン’１極
１４３．ＰＭＯＳトランジスタのソース電極１４４．ド
レイン電極１４５をＡＱで各々形成して、ＢｉＣＭＯ８
構造が完成する。

［発明が解決しようとする課題〕 しかしながら、上記構成の半導体集積回路装置では次の
理由から高速動作可能なバイポーラＮＰＮトランジスタ
が形成できないという欠点があった。

一般にバイポーラＮＰＮ　トランジスタの動作速度は電
流利得帯域幅積（（ｇａｉｎ−ｂａｎｄ　ｗｉｄｔｈ）
または遮断周波数（ｃｕｔ−ｏＣｆ’　ｆｒｅｑｕｅｎ
ｃｙ）、以下ｆＴと表現する）で表され、ｆｒが太き（
なるほど高速動作が可能となる。このｆ７は、 １／（２πｆＴ）＝τｅ十τｂ＋τｘ＋　ｒ　ｃ−−■
で表される。詳しくは菅野卓雄監修、永田穣編「超高速
ディジタルデバイスｌ、超高速バイポーラデバイス」培
風館等の参考書を参照されたいが、上式■の右辺のそれ
ぞれの項を小さくすることによりｆＴが向上し高速動作
が得られる。特に低電流領域では第１項が支配的になる
とされ（同書４５頁第９行）、この第１項τｅ（エミッ
タ・ベース接合の充放電時定数）は Ｔ　ｅ＝　（ｋ　Ｔ　／　ｑ　Ｉ　Ｅ）ＣＴＥ・”　”
・■ここで、 ＣＴｌｌ　：ベース・エミッタ間接合容量に：ボルッマ
ン定数（一定） ｑ：ｉｉ荷の量（一定） Ｔ：温度０Ｋ Ｉ８：エミッタ電流 で与えられる。温度が一定であればベース・エミツタ間
接合容量が小さ（なるほどｆＴ大つマリ高速動作が可能
となる。

ここで、特に低電流域を問題にしているのは、次の理由
による。ＢｉＣＭＯ３構造のＬＳＩ回路を構成している
ゲート、例えば２人力ＮＡＮＤゲートの基本回路を例に
とれば、その回路構成は第３図に示すようになっている
。即ち、入力段を０Ｍ０３部とし、出力段がバイポーラ
トランジスタにより次段ゲートの入力段である０Ｍ０３
部をドライブするようになっている。このようにゲート
出力がドライブするのは入力インピーダンスの高い０Ｍ
０３部であるから、ファンアウトが大きくても、そのド
ライブ電流又はシンク電流は負荷容量を充放電する比較
的小さな電流で足りる。

即ち、低電流域でバイポーラトランジスタが素早く立ち
上がってくれればよいわけである。このことは、第４図
における左肩下がりになっている低電流域のｆＴを上げ
てやることを意味し、これにより高速動作が可能になる
から、上述したように低電流域が特に重要になるのであ
る。

ところで上記ベース・エミッタ間の接合容量Ｃ７１１は
第２図（ｈ）に示すベース領域（Ｐ型）１１０とエミッ
タ領域（Ｎ型）１２１で与えられるものである。第１１
図に、このエミッタ領域１２１を含む一部分を拡大して
立体的に示す。ここで、１０３はＮ−エピタキシャル層
、１１０はＰ型ベース領域、そして１２１はこのベース
領域１１０中に形成されたＮ型エミッタ領域である。こ
のＮ型エミッタ領域１２１はＰ型のベース領域１１０と
接する面において、ＰＮ接合を形成すると同時に接合容
量ＣＴＩＩを持つ。

このＣＴＢをさらに成分に分けると、 Ｃｔｇ”Ｃ底面の成分子　ＣＩｉの成分＝Ｃｒ　　　　
　＋Ｃ，・・・・・・■即ち、図中に斜線で示すＣＩｉ
のｆｆ１ｆｌ（Ｃｓ）　ｌ　４６とＣ底面の成分（ＣＴ
）１４７ｉこ分割できる。

そしてこのＣｔｇは、例えばエミッタ面積が２゜８μｍ
Ｘ２．８μｍ、エミッタの深さが０．３μｍのエミッタ
領域を考えると、必ずしも算術的に計算した立体モデル
の面積比には一致しないものの、 Ｃｒ／　Ｃｓ”　（底面）面積）／（側１Ｉ（７）ｉＴ
［）−（２，８μｍＸ２．８μｍ）／（０，３μｍＸ２
．８μｍＸ４）ζ２．３　　　　　　　　　　　　　　
　　　・・・・・・００式に示すように底面の面積の方
が側面のそれに比して約２．３倍あり、底面の面積、即
ち幾何学的にエミッタ領域１２１を真上から見たエミッ
タ面積に大きく依存することが分かる。

（−コでトランジスタの動作速度すなわちｆＴの向上の
ためには、できるだけエミッタ面積の小さいトランジス
タを製作することが必要となる。

ところが従来技術では、できるだけエミッタ面積の小な
るトランジスタを形成しようとしても、そのエミッタ面
積はエミッタ中に形成されるコンタクトホールの大きさ
に支配され、エミッタ面積の小なるトランジスタを形成
することは困難であった。以下に、その理由を第６図を
用いて説明する。

一般に半導体集積回路装置の製造において、その製造ラ
インの最小解像能力を集積回路パターンのデザインルー
ルと呼ぶことが多い。このことについて先ず説明する。

仮にラインの最小解像能力を今１．２μｍと仮定すると
、第２図（ｈ）に示す各コンタクトホール１３２〜１３
８の最小幅、あるいは第２図（ｃ）に示すのポリシリコ
ンゲート電極１１３，１１４等はこの最小解像寸法１．
２μｍで形成することが可能となる。又、実際に集積回
路の大きさをなるべく小さ（する目的で（その方が１枚
のシリコンウェハから得られる集積回路の数が増加し、
結果としてコストが下がる。）、これらの寸法は最小寸
法で設計されることが多く、その結果、第２図（ｈ）に
示すコンタクトホール１３２〜１３８や、第２図（Ｃ）
に示すポリシリコンゲート電極１１３．１１４は１，２
μｍで設計される。この場合、この集積回路のマスクパ
ターンを１．２μｍで設計することを１，２μｍデザイ
ンルールと呼ぶ。

この１．２μｍデザインルールの場合、最小解像パター
ンは１．２μｍ８１．２μｍであるので、第６図（ａ）
に示すコンタクト１４８の大きさはその最小解像パター
ンで設計される。そしてエミッタ１４９は、このコンタ
クト１４８より１廻り大きくして、どの位置でもコンタ
クト１４８とエミッタ１４９の間の間隔（合わせ余裕）
１５０が０８μｍ以上あるように２．８μｍＸ２．８μ
ｍの大きさで設計される。

従って、１，２μｍデザインルールの場＝ｔ。

２μｍＸ１．２μｍのエミッタ面積を持つバイポーラＮ
ＰＮトランジスタが形成されるのではなく、最小エミッ
タ面積は２．８μｍＸ２．８μｍと大きくなっている。

このことが先程説明したように高速動作するトランジス
タを形成することを難しくしていた。

従来、このエミッタ面積を小さくする方法として、１つ
には第６図（ａ）で示したエミッタ１４９とコンタクト
１４８のマスク合わせによる合わせ余裕０．８μｍを第
６図（ｂ）に示すように、例えば０．４μｍとして２．
０μｍＸ２．０ａｍのエミッタ１５１を形成することも
考えられる。しかし、このことは半導体の製造工程にお
いて、マスク合わせがずれてエミッタ１５１の位置に対
してコンタクトの位置が、点線で示すあるべき位置１５
２より右へ０．６μｍずれて実線で示す位置１５３のよ
うになった場合（このことは半導体の製造工程では周知
の事実であり、一般に２枚のマスク間の合わせ余裕は、
もっともこれはマスク合わせ装置の精度にもよるが、少
なくとも０．８μｍ以上必要である。）コンタクトホー
ル１５４はエミッタ１５１をはみ出してしまう。従って
、このあとの工程でメタル電極を、このコンタクトホー
ル１５４に埋め込んだ場合、エミッタ・ベース接合が短
絡し、合わせずれの発生量に応じたトランジスタ動作異
常が起こり、このことが集積回路の収率を低下させてい
た。

また、もう一つの方法として、酸化膜及びポリシリコン
膜を用いたセルファライン技術（ＤＯＰＯＳトランジス
タ形成技術）を用いて最小デザインルールの１．２μｍ
８１．２μｍのエミッタ面積を得る技術も、文献３　：
　ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮ　０ＮＥＬＥＣＴ
ＲＯＮ　ＤＥＶＩＣＥＳ　ＶＯＬ　ＥＤ３４　ＮＯ６Ｊ
ｕｎｅ１９８７　Ｐ１３０４〜１３０９などに開示され
ている。これは酸化膜によるセルファライン技術のみに
よると、既に説明した第６図のようなコンタクトずれが
生じる虞れがあるために、第２ポリシリコン工程を加え
ている。

このためエミッタ用の窓開けを行う工程と、このエミッ
タ上に形成したポリシリコンのパターニングを行う工程
とを新たに必要とする。このことを第７図を用いて特に
ＢｉＣＭＯ８のバイポーラＮＰＮトランジスタのエミッ
タ形成の工程を詳細に説明する。

第７図（ａ）の工程は、第２図でいうと第２図（ｂ）の
段階であり、基板表面にバイポーラＮＰＮ　トランジス
タのベースを形成するためのＰ十拡散層（ベース領域）
２０７を形成した後、ＮＯ３トランジスタのゲートとな
るゲート酸化膜２０８を形成する。

次に、エミッタ位置決めのための窓開けをゲート酸化膜
２０８に行う。この窓２１１の大きさが１．２μｍであ
る（第７図（ｂ））。

続けて、０Ｍ０８部のゲート用のポリシリコン膜による
ゲート電極形成とは別に、第２のポリシリコン膜３０９
を基板表面全面に成長させる（第７図（Ｃ））。

さらに、このポリシリコン膜３０９の上から、残部の酸
化膜２０８をマスクとしたセルファライン技術を利用し
て、エミッタ形成用のＡｓをイオンイオン注入する（第
７図（ｄ））。

次いで、ベースコンタクトを取るためのバターニングを
ポリシリコン膜３０９上に行って、エミッタ領域を残し
て他の部分をエッチオフする。これによりポリシリコン
電極２５１が形成される（第７図（ｅ））。

そして、熱拡散によりポリシリコン膜３０９に止まって
いたＡｓを窓２１１からベース領域２０７に押し出し、
エミッタ領域２１４を形成する。

このときポリシリコン電極２５１表面に酸化膜３００が
形成される（第７図（ｒ））。

最後に酸化膜３００にエミッタコンタクトホール２２２
を開孔し、Ａ１２のエミッタ電極２２７を窓２２２内の
ポリシリコン電極２５１上に形成してＢｉＣＭＯ３構造
が完成する（第７図（ｇ））。

上記したように、この従来例では、エミッタ領域２１４
上にエミッタコンタクトホール２２２を開けずに、ポリ
シリコン電極２５１上の酸化膜３００に開ける。このた
め、コンタクトホール２２２の位置がずれても、ポリシ
リコン電極２５１上のホール２２２の位置が動くだけな
ので、ベース・エミッタショートという第６図（ｂ）の
ような不具合がなくなる。それゆえに、酸化膜２０８を
マスクにしたセルファライン技術を用いて１．２μｍ×
１．２μｍのエミッタ面積を得ることが可能となる。

しかし少なくともマスク数で２工程（第７図（ｂ）及び
第７図（ｅ））も増加するため、これが半導体素子のコ
ストアップを招いていた。

また、エミッタ電極２２７がポリシリコン電極２５１を
介してエミッタと接触しているため、エミッタ電極２２
７が直接エミッタと接触しているものに比して、接触抵
抗、即ちエミッタ抵抗が大きくなる。エミッタ抵抗は■
式の右辺の括弧内に対応するから、これが太き（なって
τｅが大きくなり、その結果ｆｒか低下するという欠点
もあった。

本発明の目的は、ＭＯ８工程で使われるセルファライン
技術をそのまま利用し、マスクステップ数を増加させる
ことなく、エミッタ面積を小さ（することによって、上
記した従来技術の問題点を解決し、高速動作可能なバイ
ポーラトランジスタをＢｉＶＯ４上に形成できる半導体
集積回路装置及びその製造方法を提供することにある。

［課題を解決するための手段］ 本発明の半導体集積回路装置は、バイポーラトランジス
タとＭＯＳトランジスタとを同一基板上に形成してなる
ＢｉＭＯ３構造において、ＭＯＳトランジスタのゲート
電極を形成する電極材料がバイポーラトランジスタのベ
ース領域上に絶縁膜を介して配置され、その電極材料を
上方から見たとき、幾何学的に、閉じた枠形状をしてお
り、且つその枠形状をした電極材料の少なくとも中抜き
領域がベース領域内に収まっている。

更に、この枠形状をした電極材料の表面および側面とが
絶縁膜で覆われ、この絶縁膜で覆われた枠形状電極材料
で囲まれる中抜き領域中にエミッタ領域を持ち、上記電
極材料の中抜き領域に開けられたコンタクトホールを介
して上記エミッタ領域と接触しているエミッタ電極が、
上記電極材料の表面および側面を覆っている絶縁膜によ
り該電極材料と絶縁されるようにしたものである。

また、本発明の半導体集積回路装置の製造方法は、少な
くともバイポーラトランジスタ領域及びこの領域に形成
されるバイポーラトランジスタと同−導電形のＭＯＳト
ランジスタ領域を有する半導体基板を準備し、上記バイ
ポーラトランジスタ領域にコレクタ領域及びコレクタ領
域内にベース領域を形成し、このように形成した半導体
基板表面に絶縁膜を形成した後、上記ＭＯＳトランジス
タ領域にゲート電極を形成すると同時に、上記ゲート電
極を形成する電極材料で上記ベース領域上のエミッタ形
成予定領域に閉じた枠形状のマスク体を形成する。

しかる後、上記ゲート電極およびマスク体の表面および
側面に絶縁膜を形成し、少なくとも該絶縁膜を持つ枠形
状マスク体に囲まれた中抜き領域に該マスク体をマスク
としてイオン注入することによりエミッタ領域を形成す
ると同時に、ＭＯＳトランジスタのソース・ドレイン形
成予定領域に選択的にイオン注入することによりＭＯＳ
トランジスタのソース・ドレイン領域を形成し、その後
上記マスク体をマスクとしてマスク体に囲まれた中抜き
領域にエミッタコンタクトホールを形成するようにした
ものである。

そして、上記集積回路装置及びその製造方法では、特に
上記ＭｏＳトランジスタがＬＤＤ構造を持ち、上記ゲー
ト電極および電極材料ないしマスク体の側面に形成され
る絶縁膜をＬＤＤ構造に必要なサイドウオールとするこ
ともできる。

上述したバイポーラトランジスタと同−導電形のＭＯＳ
トランジスタは、例えばバイポーラトランジスタがＮＰ
Ｎ型であれば、Ｎチャネル型のＭＯＳトランジスタとな
る。

また、少なくともバイポーラトランジスタ領域及びこの
領域に形成されるバイポーラトランジスタと同一導電形
のＭＯＳトランジスタ領域を有する半導体基板とは、反
対導電形のＭＯＳトランジスタ領域を有する場合も適用
できることを意味している。

これと同様に、少なくとも該絶縁膜を持つ枠形状マスク
体に囲まれた中抜き領域に該マスク体をマスクとしてイ
オン注入することによりエミッタ領域を形成すると同時
に、ＭＯＳトランジスタのソース・ドレイン形成予定領
域に選択的にイオン注入することによりＭＯＳトランジ
スタのソース・ドレイン領域を形成し、その後上記マス
ク体をマスクとしてマスク体に囲まれた中抜き領域にエ
ミッタコンタクトホールを形成するとは、これら領域以
外の領域を形成することも可能であることを意味してい
る。

［作用コ エミッタコンタクトホールがエミッタ領域と等しいか、
これよりも太き（でよければ、エミッタ領域を最小寸法
で形成することが可能になる。

また、エミッタ領域に直接エミッタコンタクトホールを
開けるとき、エミッタ領域の位置決めをしたマスク材が
、エミッタコンタクトホールを開けるときのエツチング
液でエツチングされなければ、コンタクトホールはエミ
ッタ領域にのみ開き、ベース領域には開かない。

本発明は上述した知見に基づいてなされたものである。

ＭＯトランジスタのゲート電極に用いる電極材料ヲバイ
ボーラトランジスタのエミッタの位置決めマスク体とし
て用いる。従って、少なくともマスク数の増加はない。

そして、枠形状マスク体によって囲まれる中抜き領域を
エミッタ領域とすることにより、バイポーラトランジス
タのエミッタ及びエミッタコンタクトホールをセルファ
ラインで形成する。エミッタコンタクトホールはエミッ
タ領域と同じか、これよりも大きく形成する。このよう
な大きさのコンタクトホールを形成しても、電極材料は
エツチングされないので、コンタクトホールがベース領
域に開くということはない。

エミッタ及びエミッタコンタクトホールを形成するとき
、枠形状マスク体の側面に絶縁膜を形成しておけば、そ
の絶縁膜の幅方向の厚さ分だけ中抜き領域が狭まるため
、絶縁膜を形成しないときに比して、−層重さなエミッ
タ面積を持つバイポーラトランジスタが形成できる。

さらに、予めゲート電極およびマスク体の表面および側
面にに絶縁膜を形成してお（と、バイポーラトランジス
タのエミッタ電極と位置決めに用いた導電性のマスク体
との短絡が防止される。従って、エミッタ・ベース間の
酸化膜容量が低減する。

［実施例］ 以下第１図（ａ）〜（ｈ）、第８図ないし第１２図を用
いて本発明の詳細な説明する。

第１図は本発明を用いてバイポーラＮＰＮトランジスタ
とＬＤＤ構造を持つＣＭＯＳトランジスタとを同一基板
上に形成する製造工程を示す。

先ず第１図（ａ）に示すように、Ｐ型シリコン基板（（
１００）面、比抵抗１０　（ｈｃｍ）　１にＮ十埋込み
層（Ｓｂ拡散でシート抵抗２０Ω１０．拡散の深さ５μ
ｍ）２を形成し、比抵抗１．　　ＯＱ−ｃｍ２．　　Ｏ
ｔｔｍの厚さのＰ型ボロンドープのエピタキシャル層３
を形成する。次いで、バイポーラトランジスタを形成す
るＮ領域４とＰＭＯＳトランジスタを形成するＮ領域５
を表面濃度２　Ｘ　１０　”１ｏｎｓ／ｃｍ３．拡散の
深さ２μｍで同時に形成し、予め埋め込まれｉＮ＋埋込
み層２と連続させる。更にＬＯＣＯ８法でＬＯＧＯ３酸
化膜６を７０００人の厚さで形成する。

なお、ＬＯＣＯ８酸化膜６のない素子形成領域７．８．
９はそれぞれバイポーラトランジスタ。

ＮＭＯＳトランジスタ、ＰＭＯ３トランジスタの形成領
域である。

次いで第１図（ｂ）に示すように、上記基板全面にバイ
ポーラトランジスタのベースを形成するためのＰ型拡散
層１０を、表面濃度５　Ｘ　１０　”１ｏｎｓ／Ｃ＠３
．拡散の深さ０．５μｍで形成したのち、ＭＯＳトラン
ジスタのゲート絶縁膜となるゲート酸化膜１１を２００
人の厚さで形成する。このときバイポーラトランジスタ
の素子形成領域７にも同時に、酸化膜１２が同じ厚さ２
００人で形成される。

次に第１図（Ｃ）に示すように、減圧ＣＶＤ法で不純物
をドープしたポリシリコン膜を４０００人の厚さで成長
させ、引き続きＳｉ、Ｎ、膜を２０００人の厚さで成長
させたのちに、周知のフォトリソグラフ・エツチング技
術により、表面部分がそれぞれ５ｉ２Ｎ、膜１３．１４
で覆われたＮＭＯＳトランジスタのポリシリコンゲート
電極１５．ＰＭＯＳトランジスタのポリシリコンゲート
電極１６を形成する。このときバイポーラトランジスタ
領域にも表面がＳ；ｓＮ４膜１８で覆われたポリシリコ
ン電極１９を残す。

なお、上記Ｓｉ、Ｎ、膜の成長は、ＬＤＤ構造のＭＯＳ
プロセスには無い工程であり、この点で工程数が増加す
ることになるが、半導体集積回路装置の製造で問題とさ
れるマスク数の増加を伴うものではない。

上述したバイポーラトランジスタ領域に残すポリシリコ
ン電極１９の形状について第８図を用いて説明する。

第８図はバイポーラＮＰＮトランジスタのベース部分を
拡大し立体的に示したものである。エミッタの位置決め
に用いる、Ｓｉ、Ｎ４膜１８を表面に持つポリシリコン
電極１９はベース領域１０上で、且つ上方から見たとき
、幾何学的に、将来エミッタとなる領域２０上を取り囲
むように閉じた枠形に配置する。また、枠形状をしたポ
リシリコン電極１９の少なくとも中抜き領域がベース領
域ＩＯ内に収まっているようにする。

このように中抜き領域をベース領域１０内に収めるのは
、ベースとエミッタとのショートを回避するためである
。

また、ポリシリコン電極１９は図示例では中抜きの四角
形状をしているが、この形状はエミッタ形状と等しくな
るので、エミッタが円であれば円となり、従って、形状
は限定されない。将来エミッタとなる領域２０の寸法に
ついて第９図を用いて更に説明する。

第９図はポリシリコン電極１９（そしてそれは表面に５
ｉ３Ｎ４１８を持つ）を真上から見た図である。従来例
で説明したように集積回路の製造工程では、一般にその
ラインの持つ最小解像能力をデザインルールと呼ぶが、
例えば１．２μｍルールを適用したラインでは第９図に
示す穴の幅Ｗ１も、残したＳｉ３Ｎ、膜付きポリシリコ
ン幅Ｗ！も１．２μｍとなる。つまり、この工程で１．
２μｍｘ　ｌ。

２μｍの最小エミッタ用のポリシリコン窓７０を形成す
ることが可能となる。

ここで、第１図（ｃ）に戻って、ＰＭＯＳトランジスタ
素子形成領域８以外をレジストで覆い、セルファライン
技術を用いて、ＬＯＣＯ３構造とすべ（、ＰＭＯ３トラ
ンジスタの低濃度Ｎ−ドレイン領域１７を表面濃度４　
Ｘ　１０　”ｔｏｎｓ／ａｍ３．拡散の深さ０．２μｍ
で形成する。

次いで第１図（ｄ）に示すように、上記基板にＰ。

０、重量濃度１５ｗｔ％のＰＳＧ膜３４を４０００人の
厚さにＣＶＤ法で成長させる。

また第１図（ｅ）に示すように、ＲＩＥ技術によりＰＳ
Ｇ膜３４を等方エツチングし、ポリシリコンゲート電極
１５，１６．ポリシリコン’ｌ極１９゜の側壁酸化膜、
即ちサイドウオール２１を形成する。

そして第１図（ｆ）に示すように、上記基板に厚さ１μ
ｍのネガタイプのフォトレジスト２２をコーティングし
、周知のフォトリングラフ技術によりバイポーラトラン
ジスタのコレクタとなる領域２３１　ＮＭＯＳトランジ
スタのソース・ドレインとなる領域２４．エミッタとな
る領域よりやや広い領域２５に窓開けを行い、イオン注
入法を用いて加速電圧４０ＫｅＶ、　　Ｄｏｓｅｌｌ、
２Ｘ　Ｉ　Ｏ”１ｏｎｓ／ｃＩａ”のＡｓを注入する。

このことによりバイポーラトランジスタのエミッタ２６
．コレクタ２７゜ＮＭＯＳトランジスタのソース・ドレ
イン領域２８．２９が各４同時に形成される。

このとき、ＮＭＯＳトランジスタにおいては、ＬＯＧＯ
３酸化膜のうちフォトレジスト２２で覆われていない領
域３０．３１とサイドウオール２１を側壁に持つポリシ
リコン電極１５によりセルファラインで自動的に位置決
めがされて、ソース・ドレイン２８．２９が形成される
。また、バイポーラＮＰＮトランジスタのエミッタ２６
もサイドウオール２１を側壁に持つポリシリコン電極１
９により自動的に位置決めされた領域にのみ形成される
。

ここで上述したエミッタ２６における自動位置決めにつ
いてもう少し詳しく第１０図を用いて説明する。

第１０図はバイポーラトランジスタ素子形成領域上のポ
リシリコン電極１９の廻りを拡大し、断面図で示したも
のである。図中、１．２，４，１０．１２，１８．１９
，２２．２６の各数字については第１図と同じであるの
で、ここでは詳しい説明は省略する。この部分に４０に
ｅＶの加速電圧でＡｓを矢印で示すようにイオン注入す
る。このときＡｓはポリシリコン電極５１で囲まれた窓
開は領域２０の矢印３２で示す部分では、２００人の酸
化膜１２を通してＡｓがベース領域１０に打ち込まれ、
エミツタ層２６を形成する。しかし、矢印３３で示す窓
開は領域２０以外の外側部分では、サイドウオール２１
あるいはＳｉ３Ｎ、膜１８で覆われたポリシリコン電極
１９．そしてレジスト２２にマスクされて、Ａｓはベー
ス層ＩＯへ到達することができない。

このようにして最小寸法、例えば１．２μｍデザインル
ールのときは、−辺が１．２μｍ以下のエミツタ層２６
を形成することができる。

この１．２μｍ以下のエミッタが形成できる理由を第１
１図を用いて説明する。

第１１図は第１０図におけるエミッタ部をさらに拡大し
て示したものである。このエミッタの位置決めをするポ
リシリコンの抜き幅Ｗ　ｌ、残し幅Ｗ、は先に第９図を
用いて説明したように、全て１．２μｍで形成すること
ができる。これに第１図（ｄ）〜（ｅ）で説明したよう
にＰＳＧ膜３４を成長し、そのＰＳＧ膜３４をＲＩＥで
等方エツチングすることにより、サイドウオール２１の
幅Ｗ３゜例えば０．２μｍを得ることができる。ところ
で、この幅Ｗ、はＰＳＧ膜の膜厚、ＲＩＥのエツチング
条件２時間を設定することで任意に選べることができる
のである。

このようにして、ｗ、＝Ｑ、２μｍが得られたとすると
、エミッタ開孔寸法は、 ｗ、−２ｘｗ、＝１．２−２ｘ０．２ ＝０．８μｍ つまり、１．２μｍデザインルールより小なる０、８μ
ｍの開孔寸法を持つエミッタを形成することができる。

次に第１図（ｇ）に戻って、上述した基板に厚さ１μｍ
のネガタイプのフォトレジスト３４をコーティングし、
周知のフォトリソグラフ技術によりバイポーラトランジ
スタのベースコンタクト領域３５と５．ＰＭＯＳのソー
ス・ドレイン領域３６に窓開けを行い、イオン注入法に
よりＢ　Ｆ　ｔ＋を加速電圧５０　Ｋｅｙ、　　Ｄ　ｏ
ｓｅ量３　Ｘ　１０　ｌ５ｉｏｎｓ／ｃｍ’注入する。

このレジストマスクによるイオン注入でバイポーラトラ
ンジスタのベースコンタクト取出し領域３７と、ＰＭＯ
Ｓのソース・ドレイン３８，３９を形成する。

そして最後に第１図（ｈ）に示すように、層間絶縁膜と
してのＰＳＧ膜５４をＣＶＤ法テｐ　、ｏ　、濃度２０
ｖｔ％、厚さ６０００人で成長させ、ガラスフローを行
ったのち、バイポーラトランジスタのベースコンタクト
ホール４０．エミッタコンタクトホール４１１　コレク
タコンタクトホール４２ＮＭＯＳトランジスタのソース
コンタクトホール４３、ドレインコンタクトホール４４
．ＰＭＯＳトランジスタのソースコンタクトホール４５
．　　ドレインコンタクトホール４６を同時に開孔し、
バイポーラトランジスタのベース電極４７．エミ。

タ電極４８．コレクタ電極４９およびＮＭＯＳトランジ
スタのソース電極５０．　　ドレイン電極５１゜ＰＭＯ
Ｓトランジスタのソース電極５２．ドレイン電極５３を
ＡＱで各々形成してＢ１ＣＭＯＳ構造が完成する。

ご−こで、バイポーラトランジスタのエミッタコンタク
トホール４０の取り方について第１２図を用いて説明す
る。図中符号のうち第１図、第８図〜第１１図で使用し
たものと同じ符号を用いているものについては、ここで
は個々の説明は省略する。

コンタクトフォトリングラフ及びエツチングによりコン
タクト領域５５に窓開けを行うとき、基板表面へレジス
ト５６をコーティングし、周知のフォトリングラフ技術
によりコンタクト領域５５へ窓開けを行う。このときコ
ンタクト領域５５の幅は予めポリシリコン電極１９に窓
開けされたエミッタと同じ最小寸法で、本実施例では１
．２μｍで窓開けすることも可能であるが、この寸法よ
りも−廻り大なる寸法、例えば２．０μｍで図のように
エミッタ開孔領域５７を大きく取り囲むように窓開けす
ることが望ましい。

なぜならば、最小寸法１．２μｍで形成した場合、マス
ク合わせ工程で位置合わせずれが、例えば０．８μｍあ
ったとした場合、この合わせずれが矢印方向５９にあっ
たときのレジストの位置６０、および開孔寸法５８が１
．２μｍであることから明らかなように、幅の狭いコン
タクトホールしか開孔されず、コンタクト抵抗が太き（
なるなどの問題が生ずるからである。

そして図中斜線で示す部分６１のＰＳＧ膜５４゜酸化膜
１２を等方エツチングを用いてエツチング除去すること
により、エミッタ間孔幅５７とほぼ等しいエミッタコン
タクト開孔幅６２を得ることができる。このエツチング
は等方エツチングを用いているので、サイドウオール２
１の側面は図中破線６３で示すように僅かにエツチング
されるのみであり、開孔幅６２が拡散領域２６を越える
ことはない。例えばガラスフローの熱処理時に拡散され
たエミッタ２６の深さ（図中矢印で示す）６４が０．１
５μｍだとすると、横方向への拡散の広がり（図中矢印
６５で示す）も０．１５μｍｘ（６０〜７０％）は一般
にあるとされているので、０゜０９５〜０．１０５μｍ
拡散されており、開孔幅６２がエミッタ拡散領域２６を
越えて広がることは考えられない。

このようにして、本装置及び本方法を用いることにより
バイポーラＮＰＮトランジスタのエミッタとコンタクト
ホールがほぼ同一寸法、同一形状で自動的に位置決めさ
れるばかりか、フォトリングラフ解像最小寸法以下の寸
法で形成できる。

またこの構造は予めポリシリコン電極１９の上部に絶縁
膜としてのＳｉ、Ｎ、膜１８を形成しているので、その
後にこのコンタクトホール４１に形成されるエミッタ電
極４８と導電膜であるポリシリコン電極１９は絶縁され
、このＳ　Ｌ３Ｎ　Ｊｉ　１８があることにより、この
膜１８がない時に生じるエミッタ電極４８とポリシリコ
ン電極１９との短絡を防止する。従って、ポリシリコン
電極１９がエミッタ２６の電位と同電位となることに起
因する、エミッタ２６とベース１０との接合で形成され
る接合容量と、これにポリシリコン電極１９とベース１
０とのＭＯ３容量とが加わるのが有効に防止される。そ
の結果、ポリシリコン電極が原因してｆｔが低下すると
いう問題も生じない。

なお、上記実施例では、バイポーラトランジスタをＣＭ
Ｏ３と同一基板上に形成する場合について述べたが、こ
れはＣＭＯ３との組み合わせのときに、特に消費電力が
小さく、従ってバイポーラトランジスタに要求される電
流が小さいため、高速動作を最も効果的に発揮できるか
らに外ならない。

もっとも、バイポーラトランジスタとの組合せ対象はシ
リコンゲートプロセスを用いるＭｏＳトランジスタであ
ればよいのである。従って、バイポーラトランジスタと
の組合せは、ＣＭＯ３に限定されるものではなく、シリ
コンゲートプロセスを採用するものであれば、ＮＭＯ３
，ＰＭＯ３ＤＭＯ３というように種々の組合せが可能で
ある。

また、上記実施例では、バイポーラトランジスタをＮＰ
Ｎトランジスタとして説明したが、エミッタ面積を小さ
くするという意味において、ＰＮＰトランジスタにも適
用できる。

なお、本発明はゲート材料としてポリシリコンを用いた
が、これと等価なもの、例えばシリサイドないしポリサ
イド等であってもよい。

［発明の効果］ 本発明は、上述のとおり構成されているので、次に記載
する効果を奏する。

請求項１の装置においては、表面および側面が絶縁膜で
覆われた電極材料を用いて、バイポーラトランジスタの
エミッタ及びそのコンタクトホールをセルファラインで
位置決めするので、最小エミッタを形成することができ
る。また、電極材料の表面および側面を覆った絶縁膜に
よって、エミッタ電極と導電性の電極材料との短絡を防
止しているので、エミッタ・ベース間のＭＯ３容量の低
減が図れ、上記最小エミッタによるベース・エミッタ間
容量の低減化と相俟って、高速動作が可能なバイポーラ
トランジスタをＭＯＳトランジスタと同じ基板上に形成
することができる。

請求項２の製造法においては、ゲート電極と同じ電極材
料でエミッタ位置決め用のマスク体を形成するので、マ
スク数の増加を伴わず、しかも特に、側面が絶縁膜で覆
われた枠形状のマスク体を用いて、バイポーラトランジ
スタのエミッタ及びそのコンタクトホールをセルファラ
インで位置決めするので、最小デザインルール以下でエ
ミッタおよびコンタクトホールを形成することができる
。

請求項３の装置においては、ゲート電極およびマスク体
の側面に形成される絶縁膜をＬＤＤ構造に必要なサイド
ウオールとして、ＭＯＳトランジスタをＬＤＤ構造とし
たので、バイポーラトランジスタ及びＭＯＳトランジス
タの最小化を図ることができ、ＢｉＭＯＳ半導体集積回
路の高速動作を更に高めることができる。

請求項４の製造方法においては、ＬＤＤ構造を持つＭＯ
Ｓトランジスタを採用して、ゲート電極およびマスク体
の側面に形成する絶縁膜を、ＬＤＤ構造に必要なサイド
ウオールで形成したので、ＬＤＤ構造を有するＢ１ＭＯ
Ｓプロセスのマスクステップ数の増加を伴うことなく、
最小のエミッタ寸法を実現できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路装置の製造方法例を説
明する製造工程図、第２図は従来の製造工程図、第３図
はＢｉＣＭＯ３構造で採用される２人力ＡＮＤゲートの
回路図、第４図は遮断周波数とコレクタ電流特性図、第
５図はエミッタ領域廻りの一部拡大図、第６図はエミッ
タコンタクトの説明図、第７図は他の従来例の製造工程
図、第８図は本実施例によるエミッタ部分拡大図、第９
図は本実施例のエミッタ説明図、第１０図は本実施例の
自動位置決めの説明図、第１１図は本実施例のエミッタ
寸法の説明図、第１２図は本実施例のエミッタコンタク
ト及びその位置ずれの説明図である。 １は基板、４はコレクタ領域となるＮ領域、７はバイポ
ーラトランジスタの素子形成領域、８はＮＭＯＳトラン
ジスタの素子形成領域（同一導電形のＭＯＳトランジス
タ領域）、９はＰＭＯＳトランジスタの素子形成領域、
１０はベース領域、１２は絶縁膜としての酸化膜、１３
．１４は表面絶縁膜としてのＳｉ３Ｎ４膜、１５．１６
はポリシリコンゲート電極、１７は低濃度ドレイン領域
、１８は表面絶縁膜としてのＳｉ３Ｎ、膜、１９は電極
材料（マスク体）としてのポリシリコン電極、２０は中
抜き領域としてのエミッタとなるｔＪ　域、２１は側面
絶縁膜としてのサイドウオール、２４はソース・ドレイ
ン形成予定領域、２６はエミッタ領域、２８．２９はソ
ース・ドレイン領域、４１はエミッタコンタクトホール
、４８はエミッタ電極である。

Claims (4)

【特許請求の範囲】
1. （１）バイポーラトランジスタとＭＯＳトランジスタと
   を同一基板上に形成してなるＢｉＭＯＳ構造において、 ＭＯＳトランジスタのゲート電極を形成する電極材料が
   バイポーラトランジスタのベース領域上に絶縁膜を介し
   て配置され、 その電極材料を上方から見たとき、幾何学的に、閉じた
   枠形状をしており、且つその枠形状をした電極材料の少
   なくとも中抜き領域がベース領域内に収まり、 この枠形状をした電極材料の表面および側面とが絶縁膜
   で覆われ、 この絶縁膜で覆われた枠形状電極材料で囲まれる中抜き
   領域中にエミッタ領域を持ち、 上記電極材料をマスクとして該電極材料の中抜き領域に
   開けられたコンタクトホールを介して、上記エミッタ領
   域と接触しているエミッタ電極が、上記電極材料の表面
   および側面を覆っている絶縁膜により該電極材料と絶縁
   されている ことを特徴とする半導体集積回路装置。
2. （２）少なくともバイポーラトランジスタ領域及びこの
   領域に形成されるバイポーラトランジスタと同一導電形
   のＭＯＳトランジスタ領域を有する半導体基板を準備し
   、 上記バイポーラトランジスタ領域にコレクタ領域及びコ
   レクタ領域内にベース領域を形成し、このように形成し
   た半導体基板表面に絶縁膜を形成した後、 上記ＭＯＳトランジスタ領域にゲート電極を形成すると
   同時に、上記ゲート電極を形成する電極材料で上記ベー
   ス領域上のエミッタ形成予定領域に閉じた枠形状のマス
   ク体を形成し、 上記ゲート電極およびマスク体の表面および側面に絶縁
   膜を形成し、 少なくとも該絶縁膜を持つ枠形状マスク体に囲まれた中
   抜き領域に該マスク体をマスクとしてイオン注入するこ
   とによりエミッタ領域を形成すると同時に、ＭＯＳトラ
   ンジスタのソース・ドレイン形成予定領域に選択的にイ
   オン注入することによりＭＯＳトランジスタのソース・
   ドレイン領域を形成し、 その後上記マスク体をマスクとしてマスク体に囲まれた
   中抜き領域にエミッタコンタクトホールを形成する ことを特徴とする半導体集積回路装置の製造方法。
3. （３）上記ＭＯＳトランジスタがＬＤＤ構造を持ち、上
   記ゲート電極および電極材料の側面に形成される絶縁膜
   がＬＤＤ構造に必要なサイドウォールであることを特徴
   とする請求項１に記載の半導体集積回路装置。
4. （４）上記ゲート電極およびマスク体の表面および側面
   に絶縁膜を形成する工程が、ゲート電極およびマスク体
   の表面に絶縁膜を形成する工程と、上記ＭＯＳトランジ
   スタ領域にＬＤＤ構造に必要な低濃度ドレイン領域を形
   成する工程と、ゲート電極およびマスク体の側面にＬＤ
   Ｄ構造に必要なサイドウォールを形成する工程とを備え
   ていることを特徴とする請求項２に記載の半導体集積回
   路装置の製造方法。