JPH05343413A

JPH05343413A - バイポーラトランジスタとその製造方法

Info

Publication number: JPH05343413A
Application number: JP4151861A
Authority: JP
Inventors: Shunji Nakamura; 俊二中村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-06-11
Filing date: 1992-06-11
Publication date: 1993-12-24
Also published as: US5712505A; US5501992A

Abstract

(57)【要約】【目的】バイポーラトランジスタとその製造方法に関
し、高速動作可能なバイポーラトランジスタを提供す
る。【構成】コレクタ層となる第１導電型（ｎ^-）Ｓｉ層
１の上に、逆導電型である第２導電型（ｐ）のドーナツ
状のベース領域１４と、このドーナツ状のベース領域１
４に、その内周または外周に沿って、第１導電型のドー
ナツ状のエミッタ領域１７と、このドーナツ状のエミッ
タ領域１７の内周とコレクタ領域１によって挟まれたド
ーナツ状のベース領域１４の上面に絶縁膜（ＳｉＯ₂）
４を介して形成された導電性のフィールドプレート５を
有し、このフィールドプレート５には、この絶縁膜４へ
の電荷のトラップによりこのドーナツ状のエミッタ領域
１７とドーナツ状のベース領域１４とコレクタ領域１に
よって生じる寄生ＭＯＳ効果を抑制する電位を印加す
る。この場合エミッタ領域とコレクタ領域を入れ替える
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、セルフアラインメント
型高速バイポーラトランジスタに関する。

【０００２】

【従来の技術】近年の情報化社会の発展に伴い、大量の
情報をより高速に処理しうるコンピュータの開発が望ま
れている。このようなコンピュータを開発するために
は、コンピュータの機能上重要な構成要素の一つである
半導体集積回路装置を高速化することが必要であり、ま
たそのためには、半導体集積回路装置を構成するトラン
ジスタを高速化することが必要である。

【０００３】図７は、従来の自己整合型バイポーラトラ
ンジスタの構成説明図である。この図において、３１は
ｎ^-型シリコンエピタキシャル層、３２はＬＯＣＯＳ酸
化膜、３３はシリコン酸化物層、３４はボロンドープポ
リシリコン層、３５はシリコン酸化物層、３６は開口、
３７はベース領域、３８はボロンドープポリシリコンサ
イドウォール、３９はシリコン酸化物のサイドウォー
ル、４０はポリシリコン層、４１はエミッタ領域、４２
はベース電極用開口、４３はエミッタ電極、４４はベー
ス電極である。

【０００４】この図によって従来の自己整合型バイポー
ラトランジスタの製造工程とともにその構成の一例を説
明する。第１工程シリコン基板上にコレクタの直列抵抗を低減するための
ｎ⁺型埋め込み層（図示されていない）を形成した後、
厚さ１μｍ程度のｎ^-型シリコンエピタキシャル層３１
を形成する。

【０００５】第２工程ｎ^-型のシリコンエピタキシャル層３１の上の素子形成
領域にシリコン窒化物（Ｓｉ₃Ｎ₄）層を形成し、この
シリコン窒化物層をマスクにしてｎ^-型のシリコンエピ
タキシャル層を熱酸化してＬＯＣＯＳ酸化膜（Ｓｉ
Ｏ₂）３２を形成する。また、ＬＯＣＯＳ酸化膜３２が
形成されないコンタクト部から、ｎ型不純物を拡散し
て、前記のｎ⁺型埋め込み層に達する電流通路となるｎ
⁺型拡散領域を形成する（図示されていない）。

【０００６】第３工程その上の全面にＣＶＤ法によって厚さ２０００Å程度の
シリコン酸化物層３３を形成し、その上に厚さ３０００
Åのボロン（Ｂ）ドープポリシリコン層３４を形成した
後、パターニングして不必要な部分を除去する。そし
て、その上の全面にＣＶＤ法によって厚さ３０００〜４
０００Å程度のシリコン酸化物層３５を形成する。

【０００７】第４工程フォトリソグラフィー技術によって、シリコン酸化物層
３５，ボロンドープポリシリコン層３４，シリコン酸化
物層３３を貫通する開口３６を形成する。

【０００８】第５工程その上の全面にＣＶＤ法によって薄いボロンドープポリ
シリコン層を形成し、その上にレジストを塗布しエッチ
バックして開口３６の内部に形成されている薄いボロン
ドープポリシリコン層の凹部に埋め込んだ後に、この埋
め込んだレジスト層をマスクにして異方性エッチングに
よってこの薄いボロンドープポリシリコン層の露出して
いる部分を除去し、さらに２００〜３００Å程度のオー
バーエッチングを行う。さらに、その後、薄いボロンド
ープポリシリコン層の凹部に埋め込んだレジスト層を除
去し、開口３６の底に残っているボロンドープポリシリ
コン層をＲＩＥによって除去して、開口３６の上縁より
低いボロンドープポリシリコンのサイドウォール３８を
形成する。

【０００９】第６工程この開口３６をとおしてｎ^-型シリコンエピタキシャル
層３１にｐ型不純物をイオン注入し、また一方、該ドー
プトポリシリコン層３４のボロン不純物をサイドウォー
ル３８を介して熱処理によってｎ^-型シリコンエピタキ
シャル層３１中に拡散してベース領域３７を形成する。

【００１０】第７工程その上に全面にＣＶＤ法によって厚いシリコン酸化物層
を形成し、ＲＩＥ等の異方性エッチングによってシリコ
ン酸化物のサイドウォール３９を形成するとともに、該
ベース領域３７を露出する開口を形成する。

【００１１】開口３６の中のシリコン酸化物のサイドウ
ォール３９および露出する該ベース領域３７の表面上
に、ＣＶＤ法によってポリシリコン層４０を形成し、こ
のポリシリコン層４０にＡｓをイオン注入し、熱処理を
加えることによってベース領域３７内にｎ型のエミッタ
領域４１を形成する。先に、ボロンドープポリシリコン
のサイドウォール３８を、開口３６の上縁より低く形成
したため、シリコン酸化物のサイドウォール３９がボロ
ンドープトポリシリコンのサイドウォール３８を充分な
厚さで覆って形成されるので、ボロンドープポリシリコ
ンのサイドウォール３８とポリシリコン層４０が短絡さ
れることがない。

【００１２】第８工程シリコン酸化物層３５の開口３６の近傍にベース電極用
開口４２を形成し、さらに図示されていないコレクタコ
ンタクト用の開口部を形成した後、全面にＡｌ膜を形成
しパターニングしてエミッタ電極４３とベース電極４
４、図示されていないコレクタ電極を形成する。

【００１３】上記の従来の改良されたバイポーラトラン
ジスタにおいては、それ以前のバイポーラトランジスタ
と比較すると顕著な高速化が実現される。

【００１４】

【発明が解決しようとする課題】しかしながら、時代の
高速化の要求は極めて厳しく、さらに高速化されたバイ
ポーラトランジスタの実現が待望されている。そこで、
従来のバイポーラトランジスタをより高速化する必要が
でてくるが、このためには下記の点を考慮することが必
要である。

【００１５】従来のバイポーラトランジスタをより高速
化するためには、ベース領域およびエミッタ領域を縮小
し、ベース領域とコレクタ領域、および、ベース領域と
エミッタ領域の間に寄生するｐｎ接合寄生容量、およ
び、ベース領域とエミッタ領域に寄生する寄生抵抗を低
減することが必要である。このように、ベース領域およ
びエミッタ領域の寄生容量と寄生抵抗を低減することに
よって、寄生容量の充放電に伴う遅れ時間の短縮化が図
られ、動作の高速化が可能になる。

【００１６】しかし前記従来のバイポーラトランジスタ
において、ベース領域とエミッタ領域を単に縮小しよう
とすると下記の問題が発生する。

【００１７】（１）ベース領域やエミッタ領域の微細な
開口を形成するための次世代の高い解像度のフォトレジ
スト材料や、高精度の露光技術を開発することが必要に
なる。

【００１８】（２）エミッタ領域用の開口が微細になる
ため、安定してこの微細な開口を形成することが困難に
なる。エミッタ領域用の開口の大きさは、当初露光技術
により形成されたベース領域３７用の開口３６の大きさ
から、ベース領域３７からの引出し用ボロンドープポリ
シリコンサイドウォール３８の膜厚の２倍とサイドウォ
ールスペーサ３９の膜厚の２倍を差し引いたものにな
る。このため、エミッタ領域用の開口部の大きさは、開
口３６やボロンドープポリシリコンサイドウォール３８
やサイドウォールスペーサ３９の膜厚のばらつきによっ
てばらつく。

【００１９】特に、エミッタ領域用の開口部の幅が２つ
のボロンドープポリシリコンサイドウォール３８と、２
つのサイドウォールスペーサ３９のトータル膜厚に近づ
くと、開口３６やボロンドープポリシリコンサイドウォ
ール３８やサイドウォールスペーサ３９の幅のばらつき
の影響を受けやすくなるので、最悪の場合には、エミッ
タの開口が開かないという場合も発生する。このため、
エミッタ領域用の開口が小さくなる程、常に安定した開
口を形成することが困難になる。

【００２０】（３）エミッタ領域用の開口が高精度で形
成されたとしても、このエミッタ領域用の開口が極度に
小さくなるために種々の問題が発生する。

【００２１】図８（Ａ），（Ｂ）は、従来の微小なエミ
ッタ領域用の開口の問題点を説明する図である。この図
における符号は、形状や大きさが異なる点を除いて図７
において使用したものと同じ部分を示している。

【００２２】まず、図８（Ａ）に示すように、ｎ^-型シ
リコンエピタキシャル層３１の上にシリコン酸化物層３
３、ボロンドープポリシリコン層３４、シリコン酸化物
層３５を堆積し、これらのシリコン酸化物層３５、ボロ
ンドープポリシリコン層３４、シリコン酸化物層３３を
貫通する小径の開口３６を形成する。

【００２３】そして、この開口３６を通して不純物を導
入してベース領域３７を形成した後に、この開口中にボ
ロンドープポリシリコンサイドウォール３８とシリコン
酸化物のサイドウォール３９を形成すると、この小径の
開口３６の大きさａからボロンドープポリシリコンのサ
イドウォール３８とシリコン酸化物のサイドウォール３
９の膜厚の２倍を差し引いた大きさｂのさらに微細なエ
ミッタ領域用の開口が形成される。

【００２４】通常、バイポーラトランジスタでは、エミ
ッタ拡散層とエミッタメタル電極との間にこれらエミッ
タ拡散層とエミッタメタル電極との共晶合金反応化によ
る拡散領域の食われを防ぐために薄いポリシリコン層４
０が挿入される。しかし、通常行われるＣＶＤ法による
ポリシリコンの形成においては、ポリシリコンの回り込
みが非常に良いので、エミッタ幅が狭くなるとエミッタ
開口部の上端までポリシリコン層４０が埋め込まれ、エ
ミッタ拡散層４１からエミッタ開口部の上端にかけて延
びるポリシリコン層４０からなる領域が形成される。そ
して次に、このポリシリコン層４０を通して不純物を導
入してエミッタ領域４１を形成し、さらにエミッタ電極
４３を形成する。

【００２５】しかし、ドープトポリシリコンの比抵抗は
金属より大きく、また、微細なエミッタ領域用開口の中
に形成されたドープトポリシリコン層４０は細長くなる
のでエミッタ電極としての抵抗が大きくなり、高速バイ
ポーラトランジスタを実現することができない。

【００２６】そこで、図７（Ｂ）に示すように、ポリシ
リコン層４０をエミッタ開口部の中に埋め込むのではな
く、ほぼ等しい厚さで形成されるように、極く薄く形成
し、さらに、微細なエミッタ領域用の開口中にＡｌ等の
低抵抗の金属を蒸着もしくはスパッタしてエミッタ電極
４２を形成しようとすると、エミッタ領域用開口内への
回り込みが悪く、このエミッタ領域用開口の縁部に堆積
するため、エミッタ領域に達する電極を形成することが
できず、エミッタ拡散領域からエミッタ電極４３までの
間を、極く薄いドープトポリシリコン４０が電極として
働くことになるから抵抗は著しく高くなる。

【００２７】また、Ａｌの代わりにＣＶＤ法によりＷや
Ｔｉ等の埋め込む方法を用いると、より狭い開口内を埋
め込むことができるため、高抵抗化の程度は軽くなる
が、微細エミッタ開口部では細長いエミッタ電極が形成
されるためにやはりエミッタ抵抗は高くなる。本発明
は、以上の問題点を解決し高速バイポーラトランジスタ
を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明にかかるバイポー
ラトランジスタにおいては、高速化するために、コレク
タ電極を有する第１導電型の半導体層と、該第１導電型
の半導体層に形成された該第１導電型とは逆の導電型で
ある第２導電型のドーナツ状のベース領域と、該ドーナ
ツ状のベース領域の外周に形成されたベース引出し電極
と、該ドーナツ状のベース領域の内周に沿う該ベース領
域内に形成された第１導電型のドーナツ状のエミッタ領
域と、ドーナツ状の該エミッタ領域に電気的に接続され
るエミッタ引出し電極と、該ドーナツ状のベース領域の
内周で、かつ、該ドーナツ状のエミッタ領域とコレクタ
領域の間に位置するドーナツ状のベース領域の表面に薄
い絶縁膜を介して形成され、エミッタと同電位を有する
フィールドプレートを有する構成を採用した。

【００２９】この場合、上記の目的を達成するために、
ドーナツ状のベース領域の内周にベース引出し電極を形
成し、ドーナツ状のベース領域の外周に沿う該ベース領
域内にドーナツ状のエミッタ領域を形成し、該ドーナツ
状の該エミッタ領域に電気的に接続されるエミッタ引出
し電極を形成し、該ドーナツ状のベース領域の外周で、
かつ、該ドーナツ状のエミッタ領域とコレクタ領域の間
に位置するドーナツ状のベース領域の表面に薄い絶縁膜
を介してエミッタと同電位を有するフィールドプレート
形成することもできる。

【００３０】また、上記の場合、コレクタ領域とエミッ
タ領域を逆転することもできる。

【００３１】本発明にかかるバイポーラトランジスタの
製造方法においては、第１導電型の半導体層の上の第１
の絶縁体層と、その上の第１の導電体層と、さらにその
上の第２の絶縁体層からなる第１の積層構造体に、該第
１導電型の半導体層の表面を露出する第１の開口を有
し、該第１の開口の底面に露出する該第１導電型の半導
体層の上に、該第１の開口の内壁から隔離する第３の絶
縁体層と、その上の第１導電型の不純物を含む第２の導
電体層からなる第２の積層構造体を有し、該第１の積層
構造体の第１の開口の内周と第２の積層構造体の外周と
の間に、該第１導電型の半導体層の表面を露出する第２
の開口を有する構造を形成する工程と、第２の開口内に
露出する第１導電型の半導体層に、第１導電型とは逆導
電型である第２の導電型の不純物を導入し、または、第
２の開口内に露出する第１導電型の半導体層上に第２導
電型のエピタキシャル層を成長することによってベース
領域を形成する工程と、該第２の開口内に、少なくとも
該第２の絶縁体層の上縁よりも低く、その上端部が該第
２の開口の側壁に露出する第１の導電体層および第２導
電体層に接しその下端が該第１導電型の半導体層に接す
る第３の導電体層からなるサイドウォールを形成する工
程と、該第２の導電体層に接する第３の導電体層からな
るサイドウォールから、第２の導電体層中の第１導電型
の不純物を該ベース領域中に拡散してエミッタ領域を形
成し、同時に該第２の導電体層に接する第３の導電体か
らなるサイドウォールをエミッタ引出し電極とする工程
と、全面に第４の絶縁体層を形成した後、異方性エッチ
ングを行い、第１の開口の側壁に残留せしめると同時
に、第２の導電体層の表面を露出する第３の開口を形成
し、また同時に、第３の導電体層からなる該ベース引出
し電極の表面および該ベース領域の表面を該第４の絶縁
体層で覆って、該第３の開口内に、後に形成されるエミ
ッタ電極と分離する工程と、第３の開口内の第２の導電
体層と電気的に接続するエミッタ電極および第２の絶縁
体層に設けた第４の開口を通して第１の導電体層と電気
的に接続するベース電極および第１導電型の半導体層に
接続するコレクタ電極を形成する工程を採用した。

【００３２】この場合、第３の導電体層からなるサイド
ウォール直下の第１導電型の半導体層と第２の開口内に
露出する第１導電型の半導体層に、第１導電型とは逆導
電型である第２の導電型の不純物を導入することによっ
てベース領域を形成する工程の後に、第２の導電体層に
接する第３の導電体層からなるサイドウォールから、第
２の導電体層中の第１導電型の不純物を該ベース領域中
に拡散してエミッタ領域を形成し、同時に該第２の導電
体層に接する第３の導電体からなるサイドウォールをエ
ミッタ引出し電極とする工程を加えることができる。

【００３３】この場合、上記とは逆に、ドーナツ状のベ
ース領域の内周にベース引出し電極を形成し、ドーナツ
状のベース領域の外周に沿う該ベース領域内にドーナツ
状のエミッタ領域を形成し、該ドーナツ状の該エミッタ
領域に電気的に接続されるエミッタ引出し電極を形成
し、該ドーナツ状のベース領域の外周で、かつ、該ドー
ナツ状のエミッタ領域とコレクタ領域の間に位置するド
ーナツ状のベース領域の表面に薄い絶縁膜を介してエミ
ッタと同電位を有するフィールドプレート形成すること
もできる。

【００３４】また、上記の場合、コレクタ領域とエミッ
タ領域を逆転することもできる。

【００３５】

【作用】ここで、本発明の作用について説明する。

【００３６】１．本発明においては、従来の技術のよう
にリソグラフィー技術によって厚い絶縁膜に直接微小な
開口を形成することに代えて、絶縁膜に比較的大きい第
１の開口を形成し、この第１の開口の内部に、第１の開
口の内壁を基準にして第２の開口をリソグラフィ技術を
用いずセルフアライン的に形成し、この第２の開口の底
面にベース領域を形成するため、従来のリソグラフィー
技術を超えたベース領域の縮小化によるベースコレクタ
寄生容量の低減を実現することができる。

【００３７】２．本発明においては、従来技術のように
微小面積のエミッタ領域から微小断面積の長い導電体に
よって外部に引き出す抵抗の高い接続構造に代えて、ド
ーナツ状エミッタ領域から微小断面積であるが短い導電
体のサイドウォールによって断面積が大きく抵抗も低い
第２の導電体まで引き出すため、エミッタ領域を微細化
してもエミッタ抵抗を低く維持することができる。

【００３８】３．本発明においては、従来技術のように
リソグラフィー技術による開口を用いてエミッタ領域を
形成することに代えて、ドーナツ状のエミッタ領域の幅
を導電性不純物を含むポリシリコンのサイドウォールの
厚さによって決定するため、超微細エミッタ領域を形成
することが可能であり、ベース領域とエミッタ領域の間
の寄生容量を低減することができる。

【００３９】４．本発明においては、従来技術のように
複数回のマスク合わせをすることなく、エミッタ領域に
通じる第２の開口を、第１の開口のサイドウォールを用
いてセルフアライン的に形成するため、高い精度の位置
合わせを用いないで容易に微細な開口を形成することが
できる。

【００４０】５本発明においては、従来技術のよう
に、ベース領域からの引出し電極を単に絶縁膜の開口を
通して形成することに代えて、この部分に絶縁膜を介し
てベースの反転を防ぐ電位を有するフィールドプレート
を形成しているため、エミッタ領域とコレクタ領域の間
のリーク電流を防ぐことができる。また、動作に関与し
ないベース領域の不純物濃度を低くすることにより、ベ
ースコレクタ容量を低減する効果も有する。

【００４１】図９（Ａ），（Ｂ）は、エミッタ領域とコ
レクタ領域の間の寄生ＭＯＳ効果の説明図である。この
図において、５１はｎ型コレクタ領域、５２はｐ型ベー
ス領域、５３はｎ型エミッタ領域、５４はｎ型反転領
域、５５，５６は絶縁膜、５７はフィールドプレートで
ある。

【００４２】図９（Ａ）は従来のバイポーラトランジス
タのエミッタ領域、ベース領域およびコレクタ領域の表
面の構造を示している。この構造においては、ベース引
き出し電極がない側のエミッタ領域５３、ベース領域５
２、コレクタ領域５１が隣接する表面上に厚い絶縁膜５
５が形成されている。ところが、この絶縁膜５５に電荷
のトラップが生じると、ベース領域５２の表面にｎ型反
転領域５４を生じて寄生ＭＯＳ効果のため、エミッタ領
域５３とコレクタ領域５１の間にリーク電流を発生する
ことがあった。

【００４３】図９（Ｂ）は本発明のバイポーラトランジ
スタのエミッタ領域、ベース領域およびコレクタ領域の
表面の構造を示している。この構造においては、ベース
引き出し電極がない側のエミッタ領域５３、ベース領域
５２、コレクタ領域５１が隣接する表面上に薄い絶縁膜
５６を介して導電体層であるフィールドプレート５７が
形成されている。

【００４４】そして、このフィールドプレート５７にエ
ミッタ領域５２よりも負の電位を印加することによっ
て、従来のバイポーラトランジスタにおいて問題になっ
ていたｎ型反転領域の発生を防いでいる。通常、トラン
ジスタをＥＣＬ回路に組み込む場合は、エミッタはベー
スよりも負電圧側に接続されるから、このフィールドプ
レートをエミッタに接続することによって目的が達成さ
れる。また、上記のｎｐｎトランジスタの替わりに、ｐ
ｎｐトランジスタでベース領域がｎ型になる場合も同様
にｐ型反転領域の発生を防ぐことができる。

【００４５】６従来のバイポーラトランジスタにおい
ては、ベース領域の幅（横方向の幅）に対してエミッタ
領域の幅が広い場合、クラウディング効果によってエミ
ッタ領域とコレクタ領域の間の電流がエミッタ領域の周
辺部のみを流れ、中央部にはほとんど電流は流れずトラ
ンジスタの機能に関与しない。しかも、コレクタ領域と
エミッタ領域の間の容量が寄生容量として働くためにト
ランジスタの動作速度を遅くする作用を生じていた。

【００４６】ところが、本発明のバイポーラトランジス
タにおいては、エミッタ領域の幅をベース領域の幅に対
して相対的に小さくできるから、クラウディング効果は
実質上無視でき、エミッタ領域全体に電流が流れるよう
にできるのでエミッタ領域全体を有効に使用することが
できる。しかも、本発明によると、ベース領域とエミッ
タ領域はドーナツ状に配置されているため、エミッタ領
域周辺長の長さを単純な長方形の場合に比べ約２倍程度
に長くすることができ、クラウディング効果が発生した
としても最大許容電流を増大すことができる。

【００４７】通常、パイポーラ集積回路を高速動作させ
るためには、配線容量等の寄生容量の充放電時間を短縮
する必要があり、これらの寄生容量を急速に充電するた
めには大きな電流を流す必要がある。

【００４８】しかし、トランジスタを最も高速で動作さ
せる時の電流密度はそのトランジスタの構造によるカー
ク効果によって決定されてしまうから、電流量を増すた
めには、電流密度を一定に保ったままエミッタ領域の長
さを長くする方法が残されているだけである。

【００４９】ところが、従来のバイポーラトランジスタ
でエミッタ領域の長さを単純に延長すると、ベース領域
やコレクタ領域の面積を拡大する結果になるため、ベー
ス領域とエミッタ領域、ベース領域とコレクタ領域の間
の容量まで増やしてしまい、その結果トランジスタの動
作速度を遅くするという矛盾につきあたる。

【００５０】本発明によると、ベース領域とエミッタ領
域がドーナツ状に配置されているため、ベース領域やコ
レクタ領域の面積を拡大することなく、エミッタ領域の
実効的な長さを長くすることができ、ベース領域とコレ
クタ領域の間の容量を増大しないで大きな電流を流し、
配線容量等の寄生容量の充放電時間を短縮することがで
きる。

【００５１】

【実施例】以下、本発明の実施例を説明する。（第１実施例）本発明はベースエミッタの周辺の構成に
特徴を有するから、この部分の構成について説明する。
図１は、第１実施例のバイポーラトランジスタの構成説
明図である。

【００５２】この図において、１はｎ^-型Ｓｉ層、３は
ＬＯＣＯＳ酸化膜、４は第１のＳｉＯ₂層、５は第１の
ポリシリコン層、６は第２のＳｉＯ₂層、７は第１の開
口、１１はドーナツ状の開口、１２−１は第２のポリシ
リコン層からなる外周サイドウォール、１２−２は第２
のポリシリコン層からなる内周サイドウォール、１４は
ドーナツ状のベース領域、１５はＳｉＯ₂のサイドウォ
ール、１６は第３の開口、１７はドーナツ状のエミッタ
領域、１８は第４の開口、１９はエミッタ電極、２０は
ベース電極である。なお、この図における符号は後に第
４実施例を説明する図４，図５，図６の符号と一致させ
たため欠番を生じている。

【００５３】この実施例のバイポーラトランジスタの構
成をこの図によって説明する。半導体基板上に成長され
たｎ^-型Ｓｉ層１に、素子形成領域を取り囲む厚さ約６
０００ÅのＳｉＯ₂からなるＬＯＣＯＳ酸化膜３が形成
され、その上に、厚さ約２０００Åの第１のＳｉＯ₂層
４，厚さ約２５００Åのボロンをドープした第１のポリ
シリコン層５，厚さ約５０００Åの第２のＳｉＯ₂層６
が形成され、この第２のＳｉＯ₂層６、第１のポリシリ
コン層５、第１のＳｉＯ₂層４を貫通する第１の開口７
が形成されている。

【００５４】この第２のＳｉＯ₂層６、第１のポリシリ
コン層５、第１のＳｉＯ₂層４を貫通する第１の開口７
内に、第１のボロンドープポリシリコン層５と第１のＳ
ｉＯ ₂層４を島状に残して、ｎ^-型Ｓｉ層１の表面を露
出するドーナツ状の開口１１が形成され、このドーナツ
状の開口１１に第２のポリシリコン層からなる外周サイ
ドウォール１２−１と内周サイドウォール１２−２が形
成され、このドーナツ状の開口１１を通してｐ型不純物
を導入してドーナツ状のベース領域１４が形成され、内
周サイドウォール１２−２がｎ^-型Ｓｉ層１と接する部
分にｎ型のドーナツ状のエミッタ領域１７が形成されて
いる。なお、上記の第１のボロンドープポリシリコン層
５と第１のＳｉＯ₂層４からなる積層体は別の工程によ
って形成することもできる。

【００５５】このドーナツ状の開口１１に第２のＳｉＯ
₂のサイドウォール１５が形成され、この第２のＳｉＯ
₂のサイドウォール１５の第３の開口１６を通してエミ
ッタ電極１９が形成され、また、ドーナツ状の開口１１
に近接する第２のＳｉＯ₂層６に、第２のポリシリコン
層からなる外周サイドウォール１２−１を介してドーナ
ツ状ベース領域１４に接続されている第１のポリシリコ
ン層５に達する第４の開口１８を形成してベース電極２
０が形成されている。

【００５６】また、図示されていないが、ｎ^-型Ｓｉ層
１のコレクタ領域に接続しているｎ型Ｓｉ領域にはコレ
クタ電極を形成されている。なお、このドーナツ状の開
口１１，ドーナツ状のベース領域１４，ドーナツ状のエ
ミッタ領域１７の「ドーナツ状」は、平面形状が円形で
あることを意味するものではなく、多くの場合はほぼ矩
形あるいは正方形である閉じたループ形状を含むものと
する。

【００５７】この実施例のバイポーラトランジスタによ
ると、１．ドーナツ状のエミッタ領域から断面積の小さい導電
体のサイドウォールによって電気的に引き出すが、その
距離を第１のＳｉＯ₂層の厚さ程度に短くできるので、
エミッタ領域の縮小に伴うエミッタ抵抗の増大を極力抑
制できる。

【００５８】２．ベース領域の上に絶縁膜を介してベー
スの反転を防ぐ電位を有するフィールドプレートが形成
されているため、エミッタ領域とコレクタ領域の間のリ
ーク電流の発生を防ぐことができる。

【００５９】３．エミッタ領域の幅を相対的に小さくで
きるから、クラウディング効果が実質上無視でき、エミ
ッタ領域全体を有効に使用でき、ベース領域とエミッタ
領域がドーナツ状に配置されているため、エミッタ領域
の長さを２倍程度に長くでき、クラウディング効果が発
生しても最大許容電流を増大できる。

【００６０】第１実施例においては、ドーナツ状の開口
１１に第２のポリシリコン層からなる外周サイドウォー
ル１２−１と内周サイドウォール１２−２が形成されて
いるが、この両サイドウォールは必ずしも分離独立して
いる必要はない。

【００６１】すなわち、ドーナツ状の開口１１の底面に
露出しているｎ^-型Ｓｉ層１にｐ型不純物を導入してド
ーナツ状のベース領域１４を形成した後、このドーナツ
状の開口１１内に、単結晶半導体層の上には単結晶層を
成長させ、単結晶以外の部分には多結晶層を成長させ
る、いわゆるエピポリ成長技術、あるいは、全面にアモ
ルファス半導体層を形成した後、６００℃程度の低温熱
処理を長時間行って単結晶上のアモルファス半導体層を
単結晶化する固相エピタキシャル成長技術を用いてｐ型
不純物を含むシリコン層を堆積することができる。

【００６２】これらの工程を用いることによって、単結
晶であるｎ^-型Ｓｉ層１の上には単結晶のｐ型シリコン
層が堆積し、ドーナツ状の開口１１の壁面にはｐ型の第
２のポリシリコン層からなる外周サイドウォール１２−
１と内周サイドウォール１２−２が形成される。そし
て、第１のポリシリコン層５の島状部分に選択的に添加
されたｎ型不純物を第２のポリシリコン層からなる内周
サイドウォール１２−２を通してドーナツ状のベース領
域１４に導入してドーナツ状のエミッタ領域１７を形成
する。

【００６３】この方法によると、ｎ^-型Ｓｉ層１の上に
形成された単結晶のｐ型シリコン層はドーナツ状のエミ
ッタ領域１７によって接合分離されるため、除去する必
要がなく、その除去工程を節減することができる。

【００６４】（第２実施例）図２（Ａ），（Ｂ）は、第
２実施例のバイポーラトランジスタの構成説明図であ
る。図２（Ａ）は第２実施例のバイポーラトランジスタ
の断面を示し、図２（Ｂ）はその要部を拡大して示して
いる。この図における符号は、１２−３がポリシリコン
層からなる外周サイドウォール、１２−５がポリシリコ
ン層からなる内周サイドウォール、１２−４が単結晶層
からなるドーナツ状のベース領域である他は既に説明し
たとおりである。

【００６５】この実施例においては、前に説明した、単
結晶半導体層の上には単結晶層が成長し、単結晶以外の
部分では多結晶層が成長する、いわゆるエピポリ成長技
術、あるいは、全面にアモルファス半導体層を形成した
後、６００℃程度の低温熱処理を長時間行い単結晶上の
アモルファス半導体層を単結晶化する固相エピタキシャ
ル成長技術を用いてベース領域を形成している。

【００６６】この実施例のバイポーラトランジスタは、
第１実施例と同様に、ドーナツ状の開口１１を形成した
後に、ｎ^-型Ｓｉ層１にｐ型不純物を導入してドーナツ
状のベース領域１４を形成することなく、このドーナツ
状の開口１１内にエピポリ成長技術、あるいは、固相エ
ピタキシャル成長技術を用いてｐ型不純物を含むシリコ
ン層を堆積する。

【００６７】上記の工程によって、ｎ^-型Ｓｉ層１の上
にはｐ型シリコンの単結晶層からなる層からなるドーナ
ツ状のベース領域１２−４が堆積し、ドーナツ状の開口
１１の壁面にはｐ型の第２のポリシリコン層からなる外
周サイドウォール１２−３と内周サイドウォール１２−
５が形成される。そして、第１のポリシリコン層５の島
状部分に選択的に添加されたｎ型不純物を第２のポリシ
リコン層からなる内周サイドウォール１２−５を通して
単結晶からなるドーナツ状のベース領域１２−４に、浅
く導入してドーナツ状のエミッタ領域１７を形成する。

【００６８】この実施例のバイポーラトランジスタにお
いては、第１実施例と同様な効果を生じるほか、ｐ型の
エピポリあるいは固相エピタキシャル成長技術を用いれ
ば、内部ベース１２−４と、ポリシリコン層からなる外
周サイドウォール１２−３と、ポリシリコン層からなる
内周サイドウォール１２−５を同時に形成することがで
き、工程を節減することができる。

【００６９】また、ノンドープのエピポリ固相エピタキ
シャル成長技術を用いれば、不純物の導入によるベース
領域の形成は必要になるが、底部のポリシリコンを除去
する必要がないので工程の短縮が可能にある。

【００７０】（第３実施例）図３は、第３実施例のバイ
ポーラトランジスタの構成説明図である。この図におい
て使用した符号は図１において同符号を付して説明した
ものと同じ意味をもっている。この実施例のバイポーラ
トランジスタは、ドーナツ状の開口１１に形成された、
第２のポリシリコン層からなる外周サイドウォール１２
−１と内周サイドウォール１２−２のうち、外周サイド
ウォール１２−１がｎ^-型Ｓｉ層１と接する部分にｎ型
のドーナツ状のエミッタ領域１７が形成され、内周サイ
ドウォール１２−２を介してドーナツ状ベース領域１４
からベース電極を引き出している点が第１実施例のバイ
ポーラトランジスタと異なっている。

【００７１】この実施例のバイポーラトランジスタによ
ると、第１実施例と同様な効果を生じる。また、前記の
第１実施例および第２実施例において、エミッタ領域と
コレクタ領域を逆転することができ、このようにエミッ
タ領域とコレクタ領域が逆転したパイポーラトランジス
タを組み合わせることによってＩ²Ｌを相互間の絶縁を
行うことなく高集積化して形成することもできる。

【００７２】（第４実施例）図４（Ａ）〜（Ｄ），図５
（Ｅ）〜（Ｇ），図６（Ｈ）〜（Ｊ）は、第４実施例の
バイポーラトランジスタの製造工程説明図である。この
図において、１はｎ^-型Ｓｉ層、２はＳｉ₃Ｎ₄層、３
はＬＯＣＯＳ酸化膜、４は第１のＳｉＯ₂層、５は第１
のポリシリコン層、６は第２のＳｉＯ₂層、７は第１の
開口、８はＡｌのサイドウォール、９は第２の開口、１
０は第１の埋め込みレジスト層、１１はドーナツ状の開
口、１２は第２のポリシリコン層、１２−１は第２のポ
リシリコン層からなる外周サイドウォール、１２−２は
第２のポリシリコン層からなる内周サイドウォール、１
３は第２の埋め込みレジスト層、１４はドーナツ状のベ
ース領域、１５はＳｉＯ₂のサイドウォール、１６は第
３の開口、１７はドーナツ状のエミッタ領域、１８は第
４の開口、１９はエミッタ電極、２０はベース電極であ
る。この工程説明図によって第３実施例の半導体装置の
製造方法を説明する。

【００７３】第１工程（図４（Ａ）参照）半導体基板上にｎ⁺埋め込み層が成長され、その上に形
成されたｎ^-型Ｓｉ層１の上の全面にＣＶＤ法によって
Ｓｉ₃Ｎ₄層を形成し、フォトリソグラフィー技術によ
って素子形成領域のみにＳｉ₃Ｎ₄層２を残し、このＳ
ｉ₃Ｎ₄層２をマスクにしてＳｉ基板１の上面を熱酸化
することによってＳｉＯ₂からなる厚さ約６０００Åの
ＬＯＣＯＳ酸化膜３を形成する。また、コレクタコンタ
クト部にｐ型不純物を導入し、アニールして前記のｎ⁺
埋め込み層に達するコレクタコンタクト領域を形成す
る。

【００７４】第２工程（図４（Ｂ）参照）マスクとして使用したＳｉ₃Ｎ₄層２を除去した後に、
ＣＶＤ法または熱酸化によって厚さ約２０００Åの第１
のＳｉＯ₂層４を形成する。その上に、ＣＶＤ法によっ
て厚さ約２５００Åのボロンをドープした第１のポリシ
リコン層５を形成する。さらにその上に、ＣＶＤ法によ
って厚さ約５０００Åの第２のＳｉＯ₂層６を形成し、
リソグラフィー技術によって第１の開口７を形成する。

【００７５】第３工程（図４（Ｃ）参照）第１の開口７を含む全面に蒸着またはスパッタリングに
よって厚さ２０００ÅのＡｌ層を形成し、このＡｌ層を
ＲＩＥ法によって異方性エッチングすることによって、
第１の開口７の内周に第２の開口９を有するＡｌのサイ
ドウォール８を形成する。

【００７６】なお、ここでは、サイドウォール８の材料
としＡｌを使用したが、Ｓｉ₃Ｎ₄膜、ポリシリコン
膜、ＰＳＧ膜等、後の図４（Ｄ）の工程で第２のＳｉＯ
₂層６と埋め込みレジスト層１０あるいはこれに匹敵す
る材料層をマスクにして選択的に除去できるものであれ
ばＡｌ以外の材料を用いることができる。その上の第２
の開口９にレジスト層を形成し、ＲＩＥ法によってエッ
チングして、Ａｌのサイドウォール８の第２の開口９の
内側に埋め込みレジスト層１０を形成する。

【００７７】第４工程（図４（Ｄ）参照）第２のＳｉＯ₂層６の第１の開口７の内周に形成されて
いたＡｌのサイドウォール８をエッチングによって除去
し、埋め込みレジスト層１０を島状に残す。この埋め込
みレジスト層１０には、Ｓｉ₃Ｎ₄膜、ポリシリコン
膜、ＰＳＧ膜等の後でサイドウォール８を除去する際に
マスク材、さらにポリシリコン層５および第１のＳｉＯ
₂層４をエッチングする際のマスク材の働きをし、さら
に、その後第２のＳｉＯ₂層６や第１のＳｉＯ₂層４を
エッチングすることなく選択的に除去可能な材料であれ
ば用いることができる。

【００７８】第５工程（図５（Ｅ）参照）第２のＳｉＯ₂層６と埋め込みレジスト層１０をマスク
にして、第１のボロンドープポリシリコン層５と第１の
ＳｉＯ₂層４をエッチングして除去し、ｎ^-型Ｓｉ層１
の表面を露出するドーナツ状の開口１１を形成する。な
お、このドーナツ状の開口１１の「ドーナツ状」は、平
面形状が円形であることを意味するものではなく、多く
の場合は矩形、正方形である閉じたループ形状を含むも
のとする。

【００７９】第６工程（図５（Ｆ）参照）上記の工程が終了した後に、ドーナツ状の開口１１を形
成するときにエッチングマスクとして使用した第１の埋
め込みレジスト層１０を除去する。

【００８０】第７工程（図５（Ｇ）参照）ＣＶＤ法によって、ドーナツ状の開口１１を含む上面の
全体に厚さ約２００Åの第２のポリシリコン層１２を形
成する。上面の全体にレジストを塗布した後、ＲＩＥ法
によってエッチングして第２の埋め込みレジスト層１３
を形成する。

【００８１】第８工程（図６（Ｈ）参照）第２の埋め込みレジスト層１３の上に露出している第２
のポリシリコン層１２をＲＩＥ法あるいはウェットエッ
チング法等によって除去する。その後第２の埋め込みレ
ジスト膜１３を除去し、ドーナツ状の開口１１の底面上
に残っている第２のポリシリコン層１２を除去して、第
２のポリシリコン層からなる外周サイドウォール１２−
１と内周サイドウォール１２−２を形成する。そして、
ドーナツ状の開口１１を通してｎ^-型Ｓｉ層１にｐ型不
純物をイオン注入することによってドーナツ状のベース
領域１４を形成する。なお、ｐ型不純物の導入は外周サ
イドウォール１２−１と内周サイドウォール１２−２の
形成前であってもよい。

【００８２】第９工程（図６（Ｉ）参照）上面全体に減圧ＣＶＤ法によって厚さ約３０００ÅのＳ
ｉＯ₂層を堆積し、ＲＩＥ法によってエッチングするこ
とによって、中央部に第３の開口１６を有する第２のＳ
ｉＯ₂のサイドウォール１５を形成する。この第２のＳ
ｉＯ₂のサイドウォール１５の第３の開口１６を通して
第１のポリシリコン層５にｎ型不純物であるＡｓ⁺を４
０ＫｅＶの加速エネルギで２×１０¹⁶ｃｍ^-2程度イオン
注入する。

【００８３】また、開口１６を通してＢ⁺イオン注入を
行い開口１６直下の第１のＳｉＯ₂層の下のｎ^-Ｓｉ層
を低濃度のｐ型化して、ドーナツ型のベース領域の内部
に低濃度のベース領域を形成してもよい。このようにす
ると、ベース〜エミッタ間のリークを防止できるが、濃
度が低いため寄生容量の増大を招かず動作の高速度化を
達成することができる。

【００８４】第１０工程（図６（Ｊ）参照）ドーナツ状の開口１１に近接する第２のＳｉＯ₂層６
に、第２のポリシリコン層からなる外周サイドウォール
１２−１を介してドーナツ状ベース領域１４に接続され
ている第１のポリシリコン層５に達する第４の開口１８
を形成し、その上面全体にＡｌ層を蒸着あるいはスパッ
タ法によって形成し、パターニングすることによってエ
ミッタ電極１９とベース電極２０を形成する。また、図
示されていないが、ｎ^-型Ｓｉ層１のコレクタ領域には
コレクタ電極を形成する。

【００８５】なお、第９工程（図６（Ｉ）参照）におい
てＳｉＯ₂のサイドウォール１５の第３の開口１６を通
して第１のポリシリコン層５に注入されたｎ型不純物で
あるＡｓが、この工程以降に加わる熱処理によって、こ
れに接する第２のポリシリコン層からなる内周サイドウ
ォール１２−２を通してドーナツ状のベース領域１４の
表面に拡散されてドーナツ状のエミッタ領域１７が形成
される。

【００８６】また、ポリシリコン層５のボロンＢが、こ
の工程以降に加わる熱処理によって、これに接する第２
のポリシリコン層からなる外周サイドウォール１２−１
を通してドーナツ状のベース領域１４の表面にも拡散さ
れて電気的なコンタクトを確実なものとする。

【００８７】なお、この実施例における、第１のＳｉＯ
₂層４、第２のＳｉＯ₂層６、ＳｉＯ₂のサイドウォー
ル１５はＳｉＯ₂である必要はなくＳｉ₃Ｎ₄のような
絶縁層であってもよい。

【００８８】また、第１のボリシリコン層に代わり、よ
り抵抗の低いＷ_xＳｉ_yやＴｉ_xＳｉ_y等のシリサイド
やポリシリコンとシリサイドの複合膜であるポリサイド
またサリサイド等、他の導電体材料を使用することもで
きる。また、第２のポリシリコン層からなる外周サイド
ウォール１２−１や内周サイドウォール１２−２を、Ｗ
_xＳｉ_yやＴｉ_xＳｉ_y等の不純物の移動が可能な導電
体で形成してもよい。

【００８９】この実施例のバイポーラトランジスタの製
造方法によると、１．絶縁膜に形成した大きい第１の開口の内壁を基準に
して小さい第２の開口を形成し、この第２の開口を用い
てベース領域を形成するため、リソグラフィー技術を超
えて微小なベース領域を形成することができ、この結
果、ベース〜コンタクト間の寄生容量を縮小化すること
ができる。

【００９０】２．ドーナツ状のエミッタ領域の幅を不純
物を含むポリシリコンのサイドウォールによって決定す
るため、超微細エミッタ領域を形成することができ、ベ
ース領域とエミッタ領域の間の寄生容量を低減できる。

【００９１】３．エミッタ領域に通じる第２の開口を、
第１の開口のサイドウォール絶縁膜を用いてセルフアラ
イン的に形成するため、高い位置合わせ精度を要しない
で容易に微細な開口を形成することができる。

【００９２】

【発明の効果】以上説明したように本発明によると、ド
ーナツ状の開口を用いるためリソグラフィー技術を超え
た微小なベース領域を形成することができ、ドーナツ状
に形成されているため広い面積を有するエミッタ領域全
面から導電体の短いサイドウォールによって引き出すた
め、エミッタ領域を微細化してもエミッタ抵抗を低く維
持することができる。

【００９３】また、ドーナツ状のエミッタ領域の幅を導
電性不純物を含むポリシリコンのサイドウォールの厚さ
によって決定するため超微細エミッタ領域を形成するこ
とができ、エミッタ領域に通じる第２の開口を第１の開
口の内壁に形成するサイドウォールを用いてセルフアラ
イン的に形成するため、高い精度で形成することができ
る。

【００９４】またこのバイポーラトランジスタを、例え
ば、ＥＣＬ回路に用いる場合は、ベース領域の上の反転
層を防ぐ電位を有するフィールドプレートを形成するた
めエミッタ領域とコレクタ領域の間のリーク電流を防ぐ
ことができる。

【００９５】また、エミッタ領域の周辺長の長さを約２
倍程度に長くすることができるためクラウディング効果
が発生しても最大許容電流を増大して寄生容量の充放電
時間を短縮することができ、その結果、高速バイポーラ
トランジスタを実現することができる。

【図面の簡単な説明】

【図１】第１実施例のバイポーラトランジスタの構成説
明図である。

【図２】（Ａ），（Ｂ）は第２実施例のバイポーラトラ
ンジスタの構成説明図である。

【図３】第３実施例のバイポーラトランジスタの構成説
明図である。

【図４】（Ａ）〜（Ｄ）は第４実施例のバイポーラトラ
ンジスタの製造工程説明図（１）である。

【図５】（Ｅ）〜（Ｇ）は第４実施例のバイポーラトラ
ンジスタの製造工程説明図（２）である。

【図６】（Ｈ）〜（Ｊ）は第４実施例のバイポーラトラ
ンジスタの製造工程説明図（３）である。

【図７】従来の自己整合型バイポーラトランジスタの構
成説明図である。

【図８】（Ａ），（Ｂ）は従来の微小なエミッタ領域用
の開口の問題点を説明する図である。

【図９】（Ａ），（Ｂ）はエミッタ領域とコレクタ領域
の間の寄生ＭＯＳ効果の説明図である。

【符号の説明】

１ｎ^-型Ｓｉ層３ＬＯＣＯＳ酸化膜４第１のＳｉＯ₂層５第１のポリシリコン層６第２のＳｉＯ₂層７第１の開口１１ドーナツ状の開口１２第２のポリシリコン層１２−１第２のポリシリコン層からなる外周サイドウ
ォール１２−２第２のポリシリコン層からなる内周サイドウ
ォール１４ドーナツ状のベース領域１５ＳｉＯ₂のサイドウォール１６第３の開口１７ドーナツ状のエミッタ領域１８第４の開口１９エミッタ電極２０ベース電極

Claims

【特許請求の範囲】

【請求項１】コレクタ電極を有する第１導電型の半導
体層と、該第１導電型の半導体層に形成された該第１導
電型とは逆の導電型である第２導電型のドーナツ状のベ
ース領域と、該ドーナツ状のベース領域の外周に形成さ
れたベース引出し電極と、該ドーナツ状のベース領域の
内周に沿う該ベース領域内に形成された第１導電型のド
ーナツ状のエミッタ領域と、ドーナツ状の該エミッタ領
域に電気的に接続されるエミッタ引出し電極と、該ドー
ナツ状のベース領域の内周で、かつ、該ドーナツ状のエ
ミッタ領域とコレクタ領域の間に位置するドーナツ状の
ベース領域の表面に薄い絶縁膜を介して形成され、エミ
ッタと同電位を有するフィールドプレートを有すること
を特徴とするバイポーラトランジスタ。
【請求項２】コレクタ電極を有する第１導電型の半導
体層と、該第１導電型の半導体層に形成された該第１導
電型とは逆の導電型である第２導電型のドーナツ状のベ
ース領域と、該ドーナツ状のベース領域の内周に形成さ
れたベース引出し電極と、該ドーナツ状のベース領域の
外周に沿う該ベース領域内に形成された第１導電型のド
ーナツ状のエミッタ領域と、該ドーナツ状の該エミッタ
領域に電気的に接続されるエミッタ引出し電極と、該ド
ーナツ状のベース領域の外周で、かつ、該ドーナツ状の
エミッタ領域とコレクタ領域の間に位置するドーナツ状
のベース領域の表面に薄い絶縁膜を介して形成され、エ
ミッタと同電位を有するフィールドプレートを有するこ
とを特徴とするバイポーラトランジスタ。
【請求項３】エミッタ電極を有する第１導電型の半導
体層と、該第１導電型の半導体層に形成された該第１導
電型とは逆の導電型である第２導電型のドーナツ状のベ
ース領域と、該ドーナツ状のベース領域の外周に形成さ
れたベース引出し電極と、該ドーナツ状のベース領域の
内周に沿う該ベース領域内に形成された第１導電型のド
ーナツ状のコレクタ領域と、ドーナツ状の該コレクタ領
域に電気的に接続されるコレクタ引出し電極を有するこ
とを特徴とするバイポーラトランジスタ。
【請求項４】エミッタ電極を有する第１導電型の半導
体層と、該第１導電型の半導体層に形成された該第１導
電型とは逆の導電型である第２導電型のドーナツ状のベ
ース領域と、該ドーナツ状のベース領域の内周に形成さ
れたベース引出し電極と、該ドーナツ状のベース領域の
外周に沿う該ベース領域内に形成された第１導電型のド
ーナツ状のコレクタ領域と、該ドーナツ状の該コレクタ
領域に電気的に接続されるコレクタ引出し電極を有する
ことを特徴とするバイポーラトランジスタ。
【請求項５】第１導電型の半導体層の上の第１の絶縁
体層と、その上の第１の導電体層と、さらにその上の第
２の絶縁体層からなる第１の積層構造体に、該第１導電
型の半導体層の表面を露出する第１の開口を有し、該第
１の開口の底面に露出する該第１導電型の半導体層の上
に、該第１の開口の内壁から隔離する第３の絶縁体層
と、その上の第１導電型の不純物を含む第２の導電体層
からなる第２の積層構造体を有し、該第１の積層構造体
の第１の開口の内周と第２の積層構造体の外周との間
に、該第１導電型の半導体層の表面を露出する第２の開
口を有する構造を形成する工程と、該第２の開口内に露出する第１導電型の半導体層に、第
１導電型とは逆導電型である第２の導電型の不純物を導
入することによってベース領域を形成する工程と、該第２の開口内に、少なくとも該第２の絶縁体層の上縁
よりも低く、その上端部が該第２の開口の側壁に露出す
る第１の導電体層および第２導電体層に接しその下端が
該第１導電型の半導体層に接する第３の導電体層からな
るサイドウォールを形成する工程と、該第２の導電体層に接する第３の導電体層からなるサイ
ドウォールから、第２の導電体層中の第１導電型の不純
物を該ベース領域中に拡散してエミッタ領域を形成し、
同時に該第２の導電体層に接する第３の導電体からなる
サイドウォールをエミッタ引出し電極とする工程と、全面に第４の絶縁体層を形成した後、異方性エッチング
を行い、第１の開口の側壁に残留せしめると同時に、第
２の導電体層の表面を露出する第３の開口を形成し、ま
た同時に、第３の導電体層からなる該ベース引出し電極
の表面および該ベース領域の表面を該第４の絶縁体層で
覆って、該第３の開口内に後に形成されるエミッタ電極
と分離する工程と、第３の開口内の第２の導電体層と電気的に接続するエミ
ッタ電極および第２の絶縁体層に設けた第４の開口を通
して第１の導電体層と電気的に接続するベース電極およ
び第１導電型の半導体層に接続するコレクタ電極を形成
する工程と、を含むことを特徴とするバイポーラトラン
ジスタの製造方法。
【請求項６】第１導電型の半導体層の上の第１の絶縁
体層と、その上の第１の導電体層と、さらにその上の第
２の絶縁体層からなる第１の積層構造体に、該第１導電
型の半導体層の表面を露出する第１の開口を有し、該第
１の開口の底面に露出する該第１導電型の半導体層の上
に、該第１の開口の内壁から隔離する第３の絶縁体層
と、その上の第１導電型の不純物を含む第２の導電体層
からなる第２の積層構造体を有し、該第１の積層構造体
の第１の開口の内周と第２の積層構造体の外周との間
に、該第１導電型の半導体層の表面を露出する第２の開
口を有する構造を形成する工程と、第２の開口内に露出する第１導電型の半導体層上に第２
導電型のエピタキシャル層を成長することによってベー
ス領域を形成する工程と、該第２の開口内に、少なくとも該第２の絶縁体層の上縁
よりも低く、その上端部が該第２の開口の側壁に露出す
る第１の導電体層および第２導電体層に接しその下端が
該第１導電型の半導体層に接する第３の導電体層からな
るサイドウォールを形成する工程と、該第２の導電体層に接する第３の導電体層からなるサイ
ドウォールから、第２の導電体層中の第１導電型の不純
物を該ベース領域中に、該ベース領域を貫通しない限度
で拡散してエミッタ領域を形成し、同時に該第２の導電
体層に接する第３の導電体からなるサイドウォールをエ
ミッタ引出し電極とする工程と、全面に第４の絶縁体層を形成した後、異方性エッチング
を行い、第１の開口の側壁に残留せしめると同時に、第
２の導電体層の表面を露出する第３の開口を形成し、ま
た同時に、第３の導電体層からなる該ベース引出し電極
の表面および該ベース領域の表面を該第４の絶縁体層で
覆って、該第３の開口内に後に形成されるエミッタ電極
と分離する工程と、第３の開口内の第２の導電体層と電気的に接続するエミ
ッタ電極および第２の絶縁体層に設けた第４の開口を通
して第１の導電体層と電気的に接続するベース電極およ
び第１導電型の半導体層に接続するコレクタ電極を形成
する工程と、を含むことを特徴とするバイポーラトラン
ジスタの製造方法。
【請求項７】第１導電型の半導体層の上の第１の絶縁
体層と、その上の第１の導電体層と、さらにその上の第
２の絶縁体層からなる第１の積層構造体に、該第１導電
型の半導体層の表面を露出する第１の開口を有し、該第
１の開口の底面に露出する該第１導電型の半導体層の上
に、該第１の開口の内壁から隔離する第３の絶縁体層
と、その上の第１導電型の不純物を含む第２の導電体層
からなる第２の積層構造体を有し、該第１の積層構造体
の第１の開口の内周と第２の積層構造体の外周との間
に、該第１導電型の半導体層の表面を露出する第２の開
口を有する構造を形成する工程と、該第２の開口内に、少なくとも該第２の絶縁体層の上縁
よりも低く、その上端部が該第２の開口の側壁に露出す
る第１の導電体層および第２導電体層に接しその下端が
該第１導電型の半導体層に接する第３の導電体層からな
るサイドウォールを形成する工程と、該第３の導電体層からなるサイドウォール直下の第１導
電型の半導体層と第２の開口内に露出する第１導電型の
半導体層に、第１導電型とは逆導電型である第２の導電
型の不純物を導入することによってベース領域を形成す
る工程と、該第２の導電体層に接する第３の導電体層からなるサイ
ドウォールから、第２の導電体層中の第１導電型の不純
物を該ベース領域中に拡散してエミッタ領域を形成し、
同時に該第２の導電体層に接する第３の導電体からなる
サイドウォールをエミッタ引出し電極とする工程と、全面に第４の絶縁体層を形成した後、異方性エッチング
を行い、第１の開口の側壁に残留せしめると同時に、第
２の導電体層の表面を露出する第３の開口を形成し、ま
た同時に、第３の導電体層からなる該ベース引出し電極
の表面および該ベース領域の表面を該第４の絶縁体層で
覆って、該第３の開口内に、後に形成されるエミッタ電
極と分離する工程と、第３の開口内の第２の導電体層と電気的に接続するエミ
ッタ電極および第２の絶縁体層に設けた第４の開口を通
して第１の導電体層と電気的に接続するベース電極およ
び第１導電型の半導体層に接続するコレクタ電極を形成
する工程と、を含むことを特徴とするバイポーラトラン
ジスタの製造方法。
【請求項８】第１導電型の半導体層の上の第１の絶縁
体層と、その上の第１導電型の不純物を含む第１の導電
体層と、さらにその上の第２の絶縁体層からなる第１の
積層構造体に、該第１導電型の半導体層の表面を露出す
る第１の開口を有し、該第１の開口の底面に露出する該
第１導電型の半導体層の上に、該第１の開口の内壁から
隔離する第３の絶縁体層と、その上の第２の導電体層か
らなる第２の積層構造体を有し、該第１の積層構造体の
第１の開口の内周と第２の積層構造体の外周との間に、
該第１導電型の半導体層の表面を露出する第２の開口を
有する構造を形成する工程と、第２の開口内に露出する第１導電型の半導体層に、第１
導電型とは逆導電型である第２の導電型の不純物を導入
し、または、第２の開口内に露出する第１導電型の半導
体層上に第２導電型のエピタキシャル層を成長すること
によってベース領域を形成する工程と、該第２の開口内に、少なくとも該第２の絶縁体層の上縁
よりも低く、その上端部が該第２の開口の側壁に露出す
る第１の導電体層および第２導電体層に接しその下端が
該第１導電型の半導体層に接する第３の導電体層からな
るサイドウォールを形成する工程と、該第１の導電体層に接する第３の導電体層からなるサイ
ドウォールから、第１の導電体層中の第１導電型の不純
物を該ベース領域中に拡散してエミッタ領域を形成し、
同時に該第１の導電体層に接する第３の導電体からなる
サイドウォールをエミッタ引出し電極とする工程と、全面に第４の絶縁体層を形成した後、異方性エッチング
を行い、第１の開口の側壁に残留せしめると同時に、第
２の導電体層の表面を露出する第３の開口を形成し、ま
た同時に、第３の導電体層からなる該エミッタ引出し電
極の表面を該第４の絶縁体層で覆って、該第３の開口内
に、後に形成されるベース電極と分離する工程と、第３の開口内の第２の導電体層と電気的に接続するベー
ス電極および第２の絶縁体層に設けた第４の開口を通し
て第１の導電体層と電気的に接続するエミッタ電極およ
び第１導電型の半導体層に接続するコレクタ電極を形成
する工程と、を含むことを特徴とするバイポーラトラン
ジスタの製造方法。
【請求項９】第１導電型の半導体層の上の第１の絶縁
体層と、その上の第１導電型の不純物を含む第１の導電
体層と、さらにその上の第２の絶縁体層からなる第１の
積層構造体に、該第１導電型の半導体層の表面を露出す
る第１の開口を有し、該第１の開口の底面に露出する該
第１導電型の半導体層の上に、該第１の開口の内壁から
隔離する第３の絶縁体層と、その上の第２の導電体層か
らなる第２の積層構造体を有し、該第１の積層構造体の
第１の開口の内周と第２の積層構造体の外周との間に、
該第１導電型の半導体層の表面を露出する第２の開口を
有する構造を形成する工程と、該第２の開口内に、少なくとも該第２の絶縁体層の上縁
よりも低く、その上端部が該第２の開口の側壁に露出す
る第１の導電体層および第２導電体層に接しその下端が
該第１導電型の半導体層に接する第３の導電体層からな
るサイドウォールを形成する工程と、第３の導電体層からなるサイドウォール直下の第１導電
型の半導体層と第２の開口に露出する第１導電型の半導
体層に、第１導電型とは逆導電型である第２導電型の不
純物を導入することによってベース領域を形成する工程
と、該第１の導電体層に接する第３の導電体層からなるサイ
ドウォールから、第１の導電体層中の第１導電型の不純
物を該ベース領域中に拡散してエミッタ領域を形成し、
同時に該第１の導電体層に接する第３の導電体からなる
サイドウォールをエミッタ引出し電極とする工程と、全面に第４の絶縁体層を形成した後、異方性エッチング
を行い、第１の開口の側壁に残留せしめると同時に、第
２の導電体層の表面を露出する第３の開口を形成し、ま
た同時に、第３の導電体層からなる該エミッタ引出し電
極の表面を該第４の絶縁体層で覆って、該第３の開口内
に、後に形成されるベース電極と分離する工程と、第３の開口内の第２の導電体層と電気的に接続するベー
ス電極および第２の絶縁体層に設けた第４の開口を通し
て第１の導電体層と電気的に接続するエミッタ電極およ
び第１導電型の半導体層に接続するコレクタ電極を形成
する工程と、を含むことを特徴とするバイポーラトラン
ジスタの製造方法。
【請求項１０】エミッタ領域とコレクタ領域を逆転し
たことを特徴とする請求項５から請求項８までのいずれ
か１項に記載されたバイポーラトランジスタの製造方
法。