JPH02199918A - スイッチド・キャパシタ・フィルタ用４相クロック発生回路 - Google Patents
スイッチド・キャパシタ・フィルタ用４相クロック発生回路Info
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- JPH02199918A JPH02199918A JP1019192A JP1919289A JPH02199918A JP H02199918 A JPH02199918 A JP H02199918A JP 1019192 A JP1019192 A JP 1019192A JP 1919289 A JP1919289 A JP 1919289A JP H02199918 A JPH02199918 A JP H02199918A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
スイッチド・キャパシタ・フィルタのキャパシタの両端
をオン・オフする４個のスイッチを駆動するための４相
りロック発生回路に関し、遅延回路の遅延量を調整可能
なスイッチド・キャパシタ・フィルタ用４相クロック発
生回路を提供することを目的とし、 入力−クロックを入力とする第４クロック発生手段と第
３クロフク発生手段と、第４クロックと第３クロックの
遅延出力をそれぞれの入力とする第１クロック発生手段
と第２クロック発生手段とを備え、第４クロック発生手
段は第３クロックの遅延出力を他の入力とし、第３クロ
ック発生手段は第４クロックの遅延出力を他の入力とし
、第１クロック発生手段は第２クロックの遅延出力を他
の入力とし、第２クロック発生手段は第１クロンクの遅
延出力を他の入力とする構成を備えたスイノチド・キャ
パシタ・フィルタ用４相クロック発生回路において、前
記第１乃至第４クロンクを遅延するための遅延回路は、
複数段の論理回路を縦続接続した遅延単位を複数個縦続
接続して構成し、各遅延単位は、遅延機能のオン・オフ
を制御信号により切替えられるスイッチ回路を備えるよ
う構成する。
をオン・オフする４個のスイッチを駆動するための４相
りロック発生回路に関し、遅延回路の遅延量を調整可能
なスイッチド・キャパシタ・フィルタ用４相クロック発
生回路を提供することを目的とし、 入力−クロックを入力とする第４クロック発生手段と第
３クロフク発生手段と、第４クロックと第３クロックの
遅延出力をそれぞれの入力とする第１クロック発生手段
と第２クロック発生手段とを備え、第４クロック発生手
段は第３クロックの遅延出力を他の入力とし、第３クロ
ック発生手段は第４クロックの遅延出力を他の入力とし
、第１クロック発生手段は第２クロックの遅延出力を他
の入力とし、第２クロック発生手段は第１クロンクの遅
延出力を他の入力とする構成を備えたスイノチド・キャ
パシタ・フィルタ用４相クロック発生回路において、前
記第１乃至第４クロンクを遅延するための遅延回路は、
複数段の論理回路を縦続接続した遅延単位を複数個縦続
接続して構成し、各遅延単位は、遅延機能のオン・オフ
を制御信号により切替えられるスイッチ回路を備えるよ
う構成する。
Ｃ産業上の利用分野コ
本発明はスインチド・キャパシタ・フィルタのキャパシ
タの両端をオン・オフする４個のスイッチを駆動するた
めの４相りロック発生回路に関する。
タの両端をオン・オフする４個のスイッチを駆動するた
めの４相りロック発生回路に関する。
スイッチド・キャパシタ・フィルタ（ＳＣＦという）は
、開閉するスインチ付コンデンサとオペアンプ（演算増
幅器）から構成されたフィルタであり、回ｎ網を構成す
るり、Ｃ，Ｈのうち小型化の障害となるＬを除去したＲ
Ｃアクチイブフィルタを更に、ＬＳＩ化に適するように
Ｒを除去するために開発され、サンプル値フィルタとし
て用いられる。
、開閉するスインチ付コンデンサとオペアンプ（演算増
幅器）から構成されたフィルタであり、回ｎ網を構成す
るり、Ｃ，Ｈのうち小型化の障害となるＬを除去したＲ
Ｃアクチイブフィルタを更に、ＬＳＩ化に適するように
Ｒを除去するために開発され、サンプル値フィルタとし
て用いられる。
従来のスイッチド・キャパシタ・フィルタのキャパシタ
（Ｓ ＣＦ）の両端にはそれぞれ２個（合計４個）のス
イッチが設けられ、４個のスイッチをオン・オフ駆動す
る４相りロック発生回路は、充電時と放電時のクロック
が重ならないよう遅延回路により位相制御されている。
（Ｓ ＣＦ）の両端にはそれぞれ２個（合計４個）のス
イッチが設けられ、４個のスイッチをオン・オフ駆動す
る４相りロック発生回路は、充電時と放電時のクロック
が重ならないよう遅延回路により位相制御されている。
ところが、ＬＳＩ回路によりＳＣＦを構成した場合、各
回路により遅延回路の遅延時間にバラツキが生じること
があり特性を劣化させるという問題がありその改善が望
まれている。
回路により遅延回路の遅延時間にバラツキが生じること
があり特性を劣化させるという問題がありその改善が望
まれている。
［従来の技術］
第３図にスイッチド・キャパシタ・フィルタ（Ｓ ＣＦ
）の説明図を示す。
）の説明図を示す。
第３図Ａ、にスイッチド・キャパシタ・フィルタ（ＳＣ
Ｆ）の構成を、第３図Ｂ、にそのクロック発生回路を示
す、ＳＣＦを構成するキャパシタＣの両端の４個のスイ
ッチＳＷ１〜ＳＷ４が、Ｂ。
Ｆ）の構成を、第３図Ｂ、にそのクロック発生回路を示
す、ＳＣＦを構成するキャパシタＣの両端の４個のスイ
ッチＳＷ１〜ＳＷ４が、Ｂ。
に示すような４相クロック発生回路から発生するクロッ
クφｌ〜φ４により駆動され、スイッチＳｗ１とスイッ
チＳＷ３の対がオン／オフする時、スイッチＳＷ２とス
イッチＳＷ４の対がオフ／オンとなり、両方のスイッチ
対が同時にならないようクロックの位相が制御される。
クφｌ〜φ４により駆動され、スイッチＳｗ１とスイッ
チＳＷ３の対がオン／オフする時、スイッチＳＷ２とス
イッチＳＷ４の対がオフ／オンとなり、両方のスイッチ
対が同時にならないようクロックの位相が制御される。
動作としては、ＳＷＩ、ＳＷ３がオンの時キャパシタＣ
に入力信号の電荷が充電され、次にＳＷ２．ＳＷ４がオ
ン（ＳＷＩ、ＳＷ３がオフ）になると、キャパシタＣの
電荷がオペアンプによって放電され、キャパシタＣから
、オペアンプのキャパシタＣＯに移り、その伝達関数が
ＲＣ形積分器と等価となっているのでフィルタを構成す
ることができる。
に入力信号の電荷が充電され、次にＳＷ２．ＳＷ４がオ
ン（ＳＷＩ、ＳＷ３がオフ）になると、キャパシタＣの
電荷がオペアンプによって放電され、キャパシタＣから
、オペアンプのキャパシタＣＯに移り、その伝達関数が
ＲＣ形積分器と等価となっているのでフィルタを構成す
ることができる。
上記スイッチド・キャパシタ・フィルタ用のクロック発
生回路として第４図に従来例１の説明図、第５図に従来
例２の説明図を示す。
生回路として第４図に従来例１の説明図、第５図に従来
例２の説明図を示す。
第４図の従来例１において、Ａ、はクロック発生回路、
Ｂ、はクロックのタイムチャートである。
Ｂ、はクロックのタイムチャートである。
Ａ、のクロック発生回路において、４０はナンド回路、
４１はノア回路、４２．４３はインバータ、４４は遅延
回路１ （遅延時間ｄｅｌａｙ ｌ） 、４５は遅延
回路２（遅延時間ｄｅｌａｙ ２ ）である。
４１はノア回路、４２．４３はインバータ、４４は遅延
回路１ （遅延時間ｄｅｌａｙ ｌ） 、４５は遅延
回路２（遅延時間ｄｅｌａｙ ２ ）である。
Ａ、のクロック発生回路の動作をＢ、クロックのタイム
チャートを参照しながら説明すると、入力クロック（Ｃ
Ｌ Ｋ）は、先ずナンド回路４０゜インバータ４２を通
ってクロックφ２．φ４が発生され（立ち下がる）、さ
らに遅延回路４４．ノア回路４１を通って遅延時間ｄｅ
ｌａｙ １の後にクロックφ１．φ３が発生される（立
ち上がる）、また、入力クロック（ＣＬＫ）が、“Ｌ″
から“Ｈ″に変化する時に、大力クロック（ＣＬ Ｋ）
はノア回路４１を通ってクロックφｌ、φ３が発生され
（立ち下がる）、さらにその波形はインバータ４３．遅
延回路４５．ナンド回路４０を通って遅延時間ｄｅｌａ
ｙ ２の後にクロックφ２．φ４を発生させる（立ち上
げる）。
チャートを参照しながら説明すると、入力クロック（Ｃ
Ｌ Ｋ）は、先ずナンド回路４０゜インバータ４２を通
ってクロックφ２．φ４が発生され（立ち下がる）、さ
らに遅延回路４４．ノア回路４１を通って遅延時間ｄｅ
ｌａｙ １の後にクロックφ１．φ３が発生される（立
ち上がる）、また、入力クロック（ＣＬＫ）が、“Ｌ″
から“Ｈ″に変化する時に、大力クロック（ＣＬ Ｋ）
はノア回路４１を通ってクロックφｌ、φ３が発生され
（立ち下がる）、さらにその波形はインバータ４３．遅
延回路４５．ナンド回路４０を通って遅延時間ｄｅｌａ
ｙ ２の後にクロックφ２．φ４を発生させる（立ち上
げる）。
この従来例１の場合、発生クロックのφｌとφ３、φ２
とφ４がそれぞれ同じクロックを用いているが、各素子
の遅延等により実際には同時とならないため、φ１とφ
３．φ２とφ４に予め発生順序を定めることができない
、そのため、第３図のＳＣＦの積分器としての構成にお
いて、直流オフセントが発生するなどの問題が発生した
。
とφ４がそれぞれ同じクロックを用いているが、各素子
の遅延等により実際には同時とならないため、φ１とφ
３．φ２とφ４に予め発生順序を定めることができない
、そのため、第３図のＳＣＦの積分器としての構成にお
いて、直流オフセントが発生するなどの問題が発生した
。
これを解決するクロック発生回路の構成が第５図の従来
例２の説明図として示す、第５図Ａ６はクロック発生回
路、Ｂ、はクロックのタイムチャートである。この従来
例２は、本出願の出願人が先に出願したものである。
例２の説明図として示す、第５図Ａ６はクロック発生回
路、Ｂ、はクロックのタイムチャートである。この従来
例２は、本出願の出願人が先に出願したものである。
第５図Ａ、のクロック発生回路において、５０゜５７は
ナンド回路、５１．５６はノア回路、５２゜５３．５８
．５９はインバータ、５４． ５５． ６０．６１は第
４遅延回路（遅延時間ｄｅｌａｙ ４） 。
ナンド回路、５１．５６はノア回路、５２゜５３．５８
．５９はインバータ、５４． ５５． ６０．６１は第
４遅延回路（遅延時間ｄｅｌａｙ ４） 。
第３遅延回路（ｄｅｌａｙ ３） 、 ％ ｌ遅延回路
（ｄｅｌａｙｌ）、第２遅延回路（ｄｅｌａｙ ２ ）
である。
（ｄｅｌａｙｌ）、第２遅延回路（ｄｅｌａｙ ２ ）
である。
Ａ、のクロック発生回路において、ノア回路５６は第１
クロック発生手段を構成し、ナンド回路５７とインバー
タ５９により第２クロック発生手段を構成し、ノア回路
５１は第３クロック発生手段を構成し、さらにナンド回
路５０とインバータ５２により第４クロック発生手段を
構成する。
クロック発生手段を構成し、ナンド回路５７とインバー
タ５９により第２クロック発生手段を構成し、ノア回路
５１は第３クロック発生手段を構成し、さらにナンド回
路５０とインバータ５２により第４クロック発生手段を
構成する。
第５図Ａ、のクロック発生回路の動作をＢ、に示すクロ
ックのタイムチャートを参照しながら説明すると、入力
クロック（ＣＬＫ）が第４クロック発生手段のナンド回
路５０に入力すると、インバータ５２から第４クロンク
φ４が発生しく立ち下がる）、その出力が第４遅延回路
５４を通ってｄｅｌａｙ ４だけ遅延されて第３クロッ
ク発生手段のノア回路５１に入力すると第３クロックφ
３が発生（立ち上がる）する。
ックのタイムチャートを参照しながら説明すると、入力
クロック（ＣＬＫ）が第４クロック発生手段のナンド回
路５０に入力すると、インバータ５２から第４クロンク
φ４が発生しく立ち下がる）、その出力が第４遅延回路
５４を通ってｄｅｌａｙ ４だけ遅延されて第３クロッ
ク発生手段のノア回路５１に入力すると第３クロックφ
３が発生（立ち上がる）する。
その第３クロンクφ３の出力が第３遅延回路５５を通っ
てｄｅｌａｙ ３だけ遅延されて第２クロック発生手段
のナンド回路５７に入力すると、インバータ５９から第
２クロフクφ２が発生しく立ち下がる）、第２遅延回路
６１を通ってｄｅｌａｙ ２だけ遅延されて第１クロッ
ク発生手段のノア回路５６に入力する。
てｄｅｌａｙ ３だけ遅延されて第２クロック発生手段
のナンド回路５７に入力すると、インバータ５９から第
２クロフクφ２が発生しく立ち下がる）、第２遅延回路
６１を通ってｄｅｌａｙ ２だけ遅延されて第１クロッ
ク発生手段のノア回路５６に入力する。
ノア回路５６は第２遅延回路６１からのクロックφ２と
、第４遅延回路５４からのｄｅｌａｙ ４だけ遅延され
たクロックφ４とにより駆動されてクロックφ１を発生
し、第１遅延回路６０によりｄｅｌａｙｔだけ遅延して
第２クロック発生手段のナンド回路５７に入力する。ナ
ンド回路５７は、前記した第３遅延回路５５からのｄｅ
ｌａｙ ３だけ遅延されたクロックφ３と第１遅延回路
６０によりｄｅｌａｙｌだけ遅延されたクロックφｌに
より駆動されてクロックφ２を発生する。
、第４遅延回路５４からのｄｅｌａｙ ４だけ遅延され
たクロックφ４とにより駆動されてクロックφ１を発生
し、第１遅延回路６０によりｄｅｌａｙｔだけ遅延して
第２クロック発生手段のナンド回路５７に入力する。ナ
ンド回路５７は、前記した第３遅延回路５５からのｄｅ
ｌａｙ ３だけ遅延されたクロックφ３と第１遅延回路
６０によりｄｅｌａｙｌだけ遅延されたクロックφｌに
より駆動されてクロックφ２を発生する。
［発明が解決しようとする課題］
上記の従来例２の構成によれば、クロックφ３の後にク
ロックφ１がオン／オフし、クロックφ４の後にクロッ
クφ２がオン／オフするので、スイッチド・キャパシタ
・フィルタのキャパシタのオン／オフの特性が保たれる
。この関係を保つために各クロックのタイミング間の遅
延１１ｄｅｌａｙ １〜ｄｅｌａｙ ４はスイッチド
・キャパシタ・フィルタの特性を決める重要なファクタ
ーであり、このバランスが悪いと直流オフセントが発生
し、スイッチド・キャパシタ・フィルタの特性劣化をま
ねく。
ロックφ１がオン／オフし、クロックφ４の後にクロッ
クφ２がオン／オフするので、スイッチド・キャパシタ
・フィルタのキャパシタのオン／オフの特性が保たれる
。この関係を保つために各クロックのタイミング間の遅
延１１ｄｅｌａｙ １〜ｄｅｌａｙ ４はスイッチド
・キャパシタ・フィルタの特性を決める重要なファクタ
ーであり、このバランスが悪いと直流オフセントが発生
し、スイッチド・キャパシタ・フィルタの特性劣化をま
ねく。
そして、遅延回路は具体的には集積回路上でインバータ
（ノント回路）を設計により定められた段数だけ縦続接
続して構成され、その段数が固定されていた。ところが
、ＳＣＦをＬＳＩ回路により製造した場合、個々の回路
毎にＬＳＩの回路特性によりバラつくことが避けられな
い、そのバラつきの程度がＳＣＦの動作速度が高速で使
用する場合、遅延回路の遅延時間に影響する度合が高く
なり、設計上許容された範囲の限界に近い遅延時間にな
ることがあり問題となっている。
（ノント回路）を設計により定められた段数だけ縦続接
続して構成され、その段数が固定されていた。ところが
、ＳＣＦをＬＳＩ回路により製造した場合、個々の回路
毎にＬＳＩの回路特性によりバラつくことが避けられな
い、そのバラつきの程度がＳＣＦの動作速度が高速で使
用する場合、遅延回路の遅延時間に影響する度合が高く
なり、設計上許容された範囲の限界に近い遅延時間にな
ることがあり問題となっている。
本発明は遅延回路の遅延量が調整可能なスイッチド・キ
ャパシタ・フィルタ用４相クロック発生回路を提供する
ことを目的とする。
ャパシタ・フィルタ用４相クロック発生回路を提供する
ことを目的とする。
［課題を解決するための手段］
第１図は本発明の原理構成図である。
本発明は、従来例２として示すスイッチド・キャパシタ
・フィルタ（Ｓ ＣＦ）用４相クロ・ツク発生回路の遅
延回路を改善するものである。したがって、第１図には
ＳＣＦの全体構成は示さず遅延回路（第１遅延回路乃至
第４遅延回路）の基本的構成だけを示す。
・フィルタ（Ｓ ＣＦ）用４相クロ・ツク発生回路の遅
延回路を改善するものである。したがって、第１図には
ＳＣＦの全体構成は示さず遅延回路（第１遅延回路乃至
第４遅延回路）の基本的構成だけを示す。
第１図において、１０は遅延単位、１１は遅延単位を構
成する論理回路、１２は遅延単位１０の遅延機能のオン
・オフを制御信号により切替えられるスイッチ回路、１
３は制御信号である。
成する論理回路、１２は遅延単位１０の遅延機能のオン
・オフを制御信号により切替えられるスイッチ回路、１
３は制御信号である。
本発明はスイッチド・キャパシタ・フィルタ用４相発生
回路の遅延回路として所定個数の遅延単位を備え、製造
時の調整の際に必要な個数の遅延単位をオンとすること
により所望の遅延時間に設定できるようにするものであ
る。
回路の遅延回路として所定個数の遅延単位を備え、製造
時の調整の際に必要な個数の遅延単位をオンとすること
により所望の遅延時間に設定できるようにするものであ
る。
［作用］
第１図において、遅延単位１０の論理回路１１はインバ
ータ、ナンド回路、ノア回路などのいずれかの１段の回
路で構成され、複数個の論理回路ｋｌを縦続接続して遅
延単位を構成する。論理回路１１の最終段出力の線１１
０がスイッチ回路１２の一方の接点すに接続され、スイ
ッチ回路１２の他方の接点ａは縦続接続された論理回路
１１をバイパスする線１００に接続されている。また、
スイッチ回路１２の固定接点Ｃは次段の遅延単位ｌＯの
入力に接続されている。制御信号１３により、スイッチ
回路１２は遅延単位１０の遅延機能をオン（接点ｃ、ｂ
間を接続した状ａ）にするかオフ（接点ｃ、 ａ間を
接続した状態）にするかが切替えられる。
ータ、ナンド回路、ノア回路などのいずれかの１段の回
路で構成され、複数個の論理回路ｋｌを縦続接続して遅
延単位を構成する。論理回路１１の最終段出力の線１１
０がスイッチ回路１２の一方の接点すに接続され、スイ
ッチ回路１２の他方の接点ａは縦続接続された論理回路
１１をバイパスする線１００に接続されている。また、
スイッチ回路１２の固定接点Ｃは次段の遅延単位ｌＯの
入力に接続されている。制御信号１３により、スイッチ
回路１２は遅延単位１０の遅延機能をオン（接点ｃ、ｂ
間を接続した状ａ）にするかオフ（接点ｃ、 ａ間を
接続した状態）にするかが切替えられる。
このスイッチ回路１２はリレーの接点の形式で示されて
いるが、電子的アナログスイッチにより構成されるもの
である。
いるが、電子的アナログスイッチにより構成されるもの
である。
スイッチド・キャパシタ・フィルタのＬＳＩが製造され
た時に、４相クロ・ツク発生回路の遅延回路の遅延時間
を調整する時に、遅延時間を測定して所望の時間になる
ように各遅延単位１０の遅延機能のオン・オフを切替え
るスイッチ回路１２を制？Ｄ信号１３の２値信号により
制御する。
た時に、４相クロ・ツク発生回路の遅延回路の遅延時間
を調整する時に、遅延時間を測定して所望の時間になる
ように各遅延単位１０の遅延機能のオン・オフを切替え
るスイッチ回路１２を制？Ｄ信号１３の２値信号により
制御する。
このように、遅延回路の遅延量を調整可能とすることに
より、ＬＳＩ回路素子のバラツキなどの劣化要因を吸収
して最適な遅延量とすることができる。
より、ＬＳＩ回路素子のバラツキなどの劣化要因を吸収
して最適な遅延量とすることができる。
第２図は実施例の構成図である。
第２図の２０はスイッチド・キャパシタ・フィルタ（Ｓ
ＣＦ）のＬＳＩ、２１，２２． ・・・は４相りロッ
ク発生回路中の遅延回路の遅延単位（第１図の１０に対
応）、Ｐ１〜Ｐｎは制御信号入力用のビン、２５は設定
回路を表す。
ＣＦ）のＬＳＩ、２１，２２． ・・・は４相りロッ
ク発生回路中の遅延回路の遅延単位（第１図の１０に対
応）、Ｐ１〜Ｐｎは制御信号入力用のビン、２５は設定
回路を表す。
スイソチド・キャパシタ・フィルタ（ＳＣＦ）の４相り
ロック発生回路中に、遅延回路として第２図に示す遅延
回路を設ける。この遅延回路は遅延単位２２．・・・を
複数個縦続接続した構成を備えている。遅延単位２１を
例にとって説明すると、この実施例では遅延単位はイン
バータ２１ａと２１ｂの２段の回路で構成され、スイッ
チ回路はＬＳＩ回路のビンＰＩから供給される制御信号
によりオン・オフされるスイッチ＊Ｉ＃２２ｃ、２２ｄ
により構成される。制御信号はスイッチ２２Ｃに対しイ
ンバータを介して供給されるので、スイッチ−−２２Ｃ
と２２ｄは相補的に動作し、何れか一方がオン状態とな
る。
ロック発生回路中に、遅延回路として第２図に示す遅延
回路を設ける。この遅延回路は遅延単位２２．・・・を
複数個縦続接続した構成を備えている。遅延単位２１を
例にとって説明すると、この実施例では遅延単位はイン
バータ２１ａと２１ｂの２段の回路で構成され、スイッ
チ回路はＬＳＩ回路のビンＰＩから供給される制御信号
によりオン・オフされるスイッチ＊Ｉ＃２２ｃ、２２ｄ
により構成される。制御信号はスイッチ２２Ｃに対しイ
ンバータを介して供給されるので、スイッチ−−２２Ｃ
と２２ｄは相補的に動作し、何れか一方がオン状態とな
る。
このような遅延単位２１．２２・・が複数個縦続接続さ
れ、個々の遅延単位に対応してピンＰＩＰ２Ｐ・・・か
ら制御信号が供給されると、遅延単位の遅延機能がオン
・オフ制ｊｎされる。
れ、個々の遅延単位に対応してピンＰＩＰ２Ｐ・・・か
ら制御信号が供給されると、遅延単位の遅延機能がオン
・オフ制ｊｎされる。
第２図に示す構成を含むスイッチド・キャパシタ・フィ
ルタのＬＳＩについて、４相りロック発生回路の遅延回
路の遅延量を調整する場合には、例えば、設定回路２５
のレジスタ２５１に予め決められた標準パターン（各遅
延単位２１．２２・・・をオンにするかオフにするかを
“１３か“０”で示すビット列）の出力を並列に各ピン
から入力して、その時の遅延時間を測定する（または各
クロックφ１〜φ４を測定する）ことにより、長過ぎる
か、短か過ぎるか等を検出して、別のビットパターンに
変えることによりｊｉｌ１１！な遅延量を検出すること
ができる。検出された最適遅延量のｗＩｍ信号をそのＬ
ＳＩ内で発生させれば、以後その最適遅延時間で動作す
ることができる。
ルタのＬＳＩについて、４相りロック発生回路の遅延回
路の遅延量を調整する場合には、例えば、設定回路２５
のレジスタ２５１に予め決められた標準パターン（各遅
延単位２１．２２・・・をオンにするかオフにするかを
“１３か“０”で示すビット列）の出力を並列に各ピン
から入力して、その時の遅延時間を測定する（または各
クロックφ１〜φ４を測定する）ことにより、長過ぎる
か、短か過ぎるか等を検出して、別のビットパターンに
変えることによりｊｉｌ１１！な遅延量を検出すること
ができる。検出された最適遅延量のｗＩｍ信号をそのＬ
ＳＩ内で発生させれば、以後その最適遅延時間で動作す
ることができる。
ｌＯ：遅延単位
１１：論理回路
１２：スイッチ回路
１３：ｉ制御信号
［発明の効果］
本発明によれば、スイッチド・キャパシタ・フィルタに
おいて４相りロック発生回路の各相のクロンク間の遅延
量を調整可能とすることができ、高精度のスイッチド・
キャパシタ・フィルタを実現することができる。
おいて４相りロック発生回路の各相のクロンク間の遅延
量を調整可能とすることができ、高精度のスイッチド・
キャパシタ・フィルタを実現することができる。
特許出願人 富士通株式会社
復代理人弁理士 穂坂 相線
第１図は本発明の原理構成図、第２図は実施例構成図、
第３図はスイッチド・キャパシタ・フィルタ（Ｓ ＣＦ
）の説明図、第４図はクロック発生回路の従来例１の説
明図、第５図は従来例２の説明図である。 第１図中、 Ａ、スイッケドペぎパシクフィルタ（ＳＣＦ）の葬１人
又壬１．７＋ド僻ヤノｙシタ・フィル・り（ＳＣＦ）ｆ
）づζＢ月図男３閃 局し生りり、り 令４ φ２ 主主フロック Ａ６クロ・ツク権デ笠回豫ト
第３図はスイッチド・キャパシタ・フィルタ（Ｓ ＣＦ
）の説明図、第４図はクロック発生回路の従来例１の説
明図、第５図は従来例２の説明図である。 第１図中、 Ａ、スイッケドペぎパシクフィルタ（ＳＣＦ）の葬１人
又壬１．７＋ド僻ヤノｙシタ・フィル・り（ＳＣＦ）ｆ
）づζＢ月図男３閃 局し生りり、り 令４ φ２ 主主フロック Ａ６クロ・ツク権デ笠回豫ト
Claims (1)
- 【特許請求の範囲】 スイッチド・キャパシタ・フィルタのキャパシタの両端
をオン・オフする４個のスイッチを駆動するために、 入力クロックを入力とする第４クロック発生手段と第３
クロック発生手段と、第４クロックと第３クロックの遅
延出力をそれぞれの入力とする第１クロック発生手段と
第２クロック発生手段とを備え、 第４クロック発生手段は第３クロックの遅延出力を他の
入力とし、第３クロック発生手段は第４クロックの遅延
出力を他の入力とし、第１クロック発生手段は第２クロ
ックの遅延出力を他の入力とし、第２クロック発生手段
は第１クロックの遅延出力を他の入力とする構成を備え
たスイッチド・キャパシタ・フィルタ用４相クロック発
生回路において、 前記第１乃至第４クロックを遅延するための遅延回路は
、複数段の論理回路（１１）を縦続接続した遅延単位（
１０）を複数個縦続接続して構成し、各遅延単位（１０
）は、遅延機能のオン・オフを制御信号により切替えら
れるスイッチ回路（１２）を備えることを特徴とするス
イッチド・キャパシタ・フィルタ用４相クロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019192A JPH02199918A (ja) | 1989-01-27 | 1989-01-27 | スイッチド・キャパシタ・フィルタ用４相クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019192A JPH02199918A (ja) | 1989-01-27 | 1989-01-27 | スイッチド・キャパシタ・フィルタ用４相クロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02199918A true JPH02199918A (ja) | 1990-08-08 |
Family
ID=11992481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019192A Pending JPH02199918A (ja) | 1989-01-27 | 1989-01-27 | スイッチド・キャパシタ・フィルタ用４相クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02199918A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790064A (en) * | 1996-04-10 | 1998-08-04 | Oasis Design, Inc. | Apparatus and method for switching capacitors within a switched capacitor circuit at times selected to avoid data dependent loading upon reference voltage supplies |
| US5831459A (en) * | 1995-11-13 | 1998-11-03 | International Business Machines Corporation | Method and system for adjusting a clock signal within electronic circuitry |
| US5966037A (en) * | 1992-03-02 | 1999-10-12 | Seiko Epson Corporation Of Tokyo Japan | Method for manufacturing an integrated circuit with programmable non-overlapping-clock-edge capability |
-
1989
- 1989-01-27 JP JP1019192A patent/JPH02199918A/ja active Pending
Cited By (10)
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| US6653881B2 (en) | 1992-03-02 | 2003-11-25 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
| US6900682B2 (en) | 1992-03-02 | 2005-05-31 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
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| US7642832B2 (en) | 1992-03-02 | 2010-01-05 | Seiko Epson Corporation | Clock generator with programmable non-overlapping-clock-edge capability |
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